JPH0771116B2 - シリアルデータの受信装置 - Google Patents
シリアルデータの受信装置Info
- Publication number
- JPH0771116B2 JPH0771116B2 JP11731088A JP11731088A JPH0771116B2 JP H0771116 B2 JPH0771116 B2 JP H0771116B2 JP 11731088 A JP11731088 A JP 11731088A JP 11731088 A JP11731088 A JP 11731088A JP H0771116 B2 JPH0771116 B2 JP H0771116B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- supplied
- comparison
- serial
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013500 data storage Methods 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサに内蔵されるシリアルデー
タの受信装置に関するものである。
タの受信装置に関するものである。
従来の技術 従来からワンタッチのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報に示されている。
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報に示されている。
近年、マイクロプロセッサの普及はめざましく多くの家
庭用電気機器に使用されるようになり、VTRなどにおい
ては１台あたり数個のマイクロプロセッサが使用されて
いることも珍しくない。数多くのマイクロプロセッサが
組み込まれた機器では、プロセッサ間の情報交換の手段
としてシリアル通信が多用される。情報の送信方法とし
ては、４ビットまたは８ビット単位のフレームを数ブロ
ック連続して送信するが、その先頭フレームには送信相
手となるプロセッサの識別データ、すなわち、データの
送り先を表わす識別データが含まれている。プロセッサ
間の相互通信量が増加して共通のシリアル通信線に間断
なく情報が行き来するようになると、各プロセッサはそ
の情報を正確に受け取るために、データの受信に多大の
労力を払わなければならなくなる。
庭用電気機器に使用されるようになり、VTRなどにおい
ては１台あたり数個のマイクロプロセッサが使用されて
いることも珍しくない。数多くのマイクロプロセッサが
組み込まれた機器では、プロセッサ間の情報交換の手段
としてシリアル通信が多用される。情報の送信方法とし
ては、４ビットまたは８ビット単位のフレームを数ブロ
ック連続して送信するが、その先頭フレームには送信相
手となるプロセッサの識別データ、すなわち、データの
送り先を表わす識別データが含まれている。プロセッサ
間の相互通信量が増加して共通のシリアル通信線に間断
なく情報が行き来するようになると、各プロセッサはそ
の情報を正確に受け取るために、データの受信に多大の
労力を払わなければならなくなる。
発明が解決しようとする課題 すなわち、各プロセッサはシリアルバッファにシリアル
データの１フレーム分の読み込みが完了するごとに、シ
リアル割り込み処理を開始し、シリアルバッファの内容
を解読して、それがそのプロセッサに対して送られた情
報であるか否かをそれぞれのシリアル割り込み処理ルー
チンの中で判断しなければならない。したがって、識別
データと、プロセッサ固有の比較データの照合を行なっ
た結果、その情報が他のプロセッサに対して送られたも
のであっても、少なくとも識別データを解読するまでの
処理は行なわなければならず、負担が大きかった。この
ため、シリアルデータの受信をソフトウェア主導にせず
に、識別データの認識をハードウェアで行なう方法が提
案されているが、その場合には、各プロセッサごとに識
別番号が異なるので、各プロセッサはハードウェア回路
にそれぞれの識別番号を持たなければならず、識別番号
の変更や共有識別番号の設定などに対しては柔軟性が失
われてしまうという問題点を有していた。
データの１フレーム分の読み込みが完了するごとに、シ
リアル割り込み処理を開始し、シリアルバッファの内容
を解読して、それがそのプロセッサに対して送られた情
報であるか否かをそれぞれのシリアル割り込み処理ルー
チンの中で判断しなければならない。したがって、識別
データと、プロセッサ固有の比較データの照合を行なっ
た結果、その情報が他のプロセッサに対して送られたも
のであっても、少なくとも識別データを解読するまでの
処理は行なわなければならず、負担が大きかった。この
ため、シリアルデータの受信をソフトウェア主導にせず
に、識別データの認識をハードウェアで行なう方法が提
案されているが、その場合には、各プロセッサごとに識
別番号が異なるので、各プロセッサはハードウェア回路
にそれぞれの識別番号を持たなければならず、識別番号
の変更や共有識別番号の設定などに対しては柔軟性が失
われてしまうという問題点を有していた。
課題を解決するための手段 前記した課題を解決するために本発明のシリアルデータ
の受信装置では、シリアルデータ入力端子に供給される
データ列を並列変換して少なくとも１フレーム分を格納
するメモリ手段と、前記メモリ手段に格納されデータの
送り先を表わす識別データと、データバスを介して供給
され前記識別データと照合するための固有の比較データ
とを比較する比較手段と、前記比較手段による前記識別
データと前記比較データの一致出力をマイクロプロセッ
サの割り込み要求信号として出力し、前記マイクロプロ
セッサの割り込み処理ルーチンによって前記メモリ手段
に格納される以後の情報を取り込ませるための割り込み
信号出力手段を備えている。
の受信装置では、シリアルデータ入力端子に供給される
データ列を並列変換して少なくとも１フレーム分を格納
するメモリ手段と、前記メモリ手段に格納されデータの
送り先を表わす識別データと、データバスを介して供給
され前記識別データと照合するための固有の比較データ
とを比較する比較手段と、前記比較手段による前記識別
データと前記比較データの一致出力をマイクロプロセッ
サの割り込み要求信号として出力し、前記マイクロプロ
セッサの割り込み処理ルーチンによって前記メモリ手段
に格納される以後の情報を取り込ませるための割り込み
信号出力手段を備えている。
作用 本発明では前記した構成によって、比較データの設定や
変更と、有効な情報の取り込みはソフトウェアで行な
い、識別データの確認はハードウェアが行なうことによ
り、ソフトウェアの負担が少なく、しかも汎用性に富ん
だ通信装置を実現することができる。
変更と、有効な情報の取り込みはソフトウェアで行な
い、識別データの確認はハードウェアが行なうことによ
り、ソフトウェアの負担が少なく、しかも汎用性に富ん
だ通信装置を実現することができる。
実施例 以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるシリアルデータの受
信装置の構成図を示したものであり、シリアルクロック
端子１を介して受信クロックが供給される４ビットの定
レベル循環型のシフトレジスタ100と、前記シフトレジ
スタ100の循環回数をカウントする２ビットのカウンタ2
00と、並列データがマイクロプロセッサのデータバス２
に送出され、前記シフトレジスタ100と前記カウンタ200
の出力によってデコードされたビット位置のデータが、
シリアル入力端子310から供給されるランダムアクセス
メモリ300と、データバス２から供給される比較データ
とランダムアクセスメモリ300に格納されたデータを比
較するディジタルコンパレータ400によって主要部が構
成されている。また、前記シフトレジスタ100の１つの
ビットと前記カウンタ200の出力はＤフリップフロップ
３のＤ端子に供給され、前記Ｄフリップフロップ３の出
力信号が受信動作完了報知端子４に供給されるととも
に、ANDゲート５を介して前記ディジタルコンパレータ4
00の比較イネイブル端子401とANDゲート６に供給されて
いる。前記ディジタルコンパレータ400の比較出力信号
と前記ANDゲート６の出力信号はORゲート７を介してシ
リアル割り込み信号出力端子８に供給されている。さら
に、リセット端子9,クリア端子10はマイクロプロセッサ
のノンラッチ形式の出力ポートに接続されてソフトウェ
アによるリセット信号が供給され、割り込み禁止端子11
はマイクロプロセッサのラッチ形式の出力ポートに接続
されてソフトウェアによる割り込みコントロールに利用
される。また、シリアルデータ入力端子12に供給される
信号はシュミット形式のインバータ13とインバータ14を
介して前記ランダムアクセスメモリ300のシリアル入力
端子310に印加されるように構成されている。一方、前
記シリアルクロック端子１に供給されるクロック信号と
システムクロック入力端子15に供給されるクロック信号
からタイミング信号発生回路500によって作りだされる
タイミング信号が前記ランダムアクセスメモリ300のシ
リアルデータ読み取りクロック入力端子330に供給され
ている。なお、ランダムアクセスメモリ300の出力はバ
ススイッチャ600を介してデータバス２にも供給され、
前記バススイッチャ600に接続されるブロックセレクト
端子16にはランダムアクセスメモリ300の並列出力をデ
ータバスに読み込むためのセレクト信号が供給される。
なお、前記ANDゲート６の他方の入力端子には比較禁止
端子17を介してマイクロプロセッサからの比較ディスエ
イブル信号が供給される。また、前記ANDゲート6,前記O
Rゲート7,前記シリアル割り込み信号出力端子８はマイ
クロプロセッサに対する割り込み信号出力ブロック700
を形成している。
信装置の構成図を示したものであり、シリアルクロック
端子１を介して受信クロックが供給される４ビットの定
レベル循環型のシフトレジスタ100と、前記シフトレジ
スタ100の循環回数をカウントする２ビットのカウンタ2
00と、並列データがマイクロプロセッサのデータバス２
に送出され、前記シフトレジスタ100と前記カウンタ200
の出力によってデコードされたビット位置のデータが、
シリアル入力端子310から供給されるランダムアクセス
メモリ300と、データバス２から供給される比較データ
とランダムアクセスメモリ300に格納されたデータを比
較するディジタルコンパレータ400によって主要部が構
成されている。また、前記シフトレジスタ100の１つの
ビットと前記カウンタ200の出力はＤフリップフロップ
３のＤ端子に供給され、前記Ｄフリップフロップ３の出
力信号が受信動作完了報知端子４に供給されるととも
に、ANDゲート５を介して前記ディジタルコンパレータ4
00の比較イネイブル端子401とANDゲート６に供給されて
いる。前記ディジタルコンパレータ400の比較出力信号
と前記ANDゲート６の出力信号はORゲート７を介してシ
リアル割り込み信号出力端子８に供給されている。さら
に、リセット端子9,クリア端子10はマイクロプロセッサ
のノンラッチ形式の出力ポートに接続されてソフトウェ
アによるリセット信号が供給され、割り込み禁止端子11
はマイクロプロセッサのラッチ形式の出力ポートに接続
されてソフトウェアによる割り込みコントロールに利用
される。また、シリアルデータ入力端子12に供給される
信号はシュミット形式のインバータ13とインバータ14を
介して前記ランダムアクセスメモリ300のシリアル入力
端子310に印加されるように構成されている。一方、前
記シリアルクロック端子１に供給されるクロック信号と
システムクロック入力端子15に供給されるクロック信号
からタイミング信号発生回路500によって作りだされる
タイミング信号が前記ランダムアクセスメモリ300のシ
リアルデータ読み取りクロック入力端子330に供給され
ている。なお、ランダムアクセスメモリ300の出力はバ
ススイッチャ600を介してデータバス２にも供給され、
前記バススイッチャ600に接続されるブロックセレクト
端子16にはランダムアクセスメモリ300の並列出力をデ
ータバスに読み込むためのセレクト信号が供給される。
なお、前記ANDゲート６の他方の入力端子には比較禁止
端子17を介してマイクロプロセッサからの比較ディスエ
イブル信号が供給される。また、前記ANDゲート6,前記O
Rゲート7,前記シリアル割り込み信号出力端子８はマイ
クロプロセッサに対する割り込み信号出力ブロック700
を形成している。
以上のように構成されたシリアルデータの受信装置につ
いて、第１図の構成図と第２図に示した主要部のタイミ
ングチャートをもとにその動作を説明する。
いて、第１図の構成図と第２図に示した主要部のタイミ
ングチャートをもとにその動作を説明する。
まず、第２図Ａはシリアルクロック端子１に供給される
クロック信号波形を示したものであり、第２図Ｂはリセ
ット端子９に供給されるリセット信号波形を示したもの
であり、第２図C,D,E,Fはいずれもシフトレジスタ100の
各ビットの出力信号波形を示したものであり、第２図G,
Hはいずれもカウンタ200の各ビットの出力信号波形を示
したものであり、第２図ＩはＤフリップフロップ３の出
力信号波形を示したものであり、第２図Ｊはシリアルデ
ータ入力端子12に供給されるデータがランダムアクセス
メモリ300に読み込まれるタイミングを示したものであ
る。
クロック信号波形を示したものであり、第２図Ｂはリセ
ット端子９に供給されるリセット信号波形を示したもの
であり、第２図C,D,E,Fはいずれもシフトレジスタ100の
各ビットの出力信号波形を示したものであり、第２図G,
Hはいずれもカウンタ200の各ビットの出力信号波形を示
したものであり、第２図ＩはＤフリップフロップ３の出
力信号波形を示したものであり、第２図Ｊはシリアルデ
ータ入力端子12に供給されるデータがランダムアクセス
メモリ300に読み込まれるタイミングを示したものであ
る。
第１図に示した装置によってシリアルデータの受信を行
うには、あらかじめシフトレジスタ100の状態を〔000
1〕にするとともにカウンタ200およびＤフリップフロッ
プ３をリセットしておく。シリアルクロック端子１に受
信用のクロック信号を供給すれば、そのリーディングエ
ッジ（前縁）が到来するごとにシフトレジスタ100の並
列出力値が第２図Ｃ〜Ｆに示すように、〔1000〕，〔01
00〕……〔0000〕と変化していき、その出力値の循環回
数をカウントするカウンタ200の出力状態も第２図G,Hに
示すように変化し、それに伴ってシリアルデータ入力端
子12からランダムアクセスメモリ300に書き込まれるデ
ータのビット位置も切り換えられていく。かくして、タ
イミング信号発生回路500からランダムアクセスメモリ3
00に供給されるタイミング信号がアクティブ状態になっ
たときに、選択されたビット位置に受信データが書き込
まれていく。このようにして、シフトレジスタ100の並
列出力値が〔0001〕になり、カウンタ200の第１ビット
の出力が“0"になると、Ｄフリップフロップ３のＤ端子
のレベルが“1"に移行し、第２図Ｉに示したようにシリ
アルクロック端子１に供給されるクロック信号のトレイ
リングエッジ（後縁）においてＤフリップフロップ３の
出力レベルが“1"に移行する。
うには、あらかじめシフトレジスタ100の状態を〔000
1〕にするとともにカウンタ200およびＤフリップフロッ
プ３をリセットしておく。シリアルクロック端子１に受
信用のクロック信号を供給すれば、そのリーディングエ
ッジ（前縁）が到来するごとにシフトレジスタ100の並
列出力値が第２図Ｃ〜Ｆに示すように、〔1000〕，〔01
00〕……〔0000〕と変化していき、その出力値の循環回
数をカウントするカウンタ200の出力状態も第２図G,Hに
示すように変化し、それに伴ってシリアルデータ入力端
子12からランダムアクセスメモリ300に書き込まれるデ
ータのビット位置も切り換えられていく。かくして、タ
イミング信号発生回路500からランダムアクセスメモリ3
00に供給されるタイミング信号がアクティブ状態になっ
たときに、選択されたビット位置に受信データが書き込
まれていく。このようにして、シフトレジスタ100の並
列出力値が〔0001〕になり、カウンタ200の第１ビット
の出力が“0"になると、Ｄフリップフロップ３のＤ端子
のレベルが“1"に移行し、第２図Ｉに示したようにシリ
アルクロック端子１に供給されるクロック信号のトレイ
リングエッジ（後縁）においてＤフリップフロップ３の
出力レベルが“1"に移行する。
このとき、割り込み禁止端子11に印加されているレベル
が“0"であれば、比較イネイブル端子401のレベルが
“1"に移行する。ディジタルコンパレータ400におい
て、それまでにデータバス２を介して供給されている比
較データとランダムアクセスメモリ300に格納された受
信データとの比較が行なわれ、両者が一致したときには
ディジタルコンパレータ400の出力レベルが“1"に移行
し、第２図Ｋに示すようにシリアル割り込み信号出力端
子８の出力レベルも“1"に移行してマイクロプロセッサ
に割り込み要求信号が送出される。その結果、マイクロ
プロセッサは割り込み処理ルーチンを開始するので、こ
の割り込み処理ルーチンによってランダムアクセスメモ
リ300からデータバス２を介して以後の受信データを読
み取ればよい。一方、ディジタルコンパレータ400にお
ける比較の結果、両者が一致していなければ、シリアル
割り込み信号出力端子８の出力レベルは“0"のまま変化
せず、マイクロプロセッサに割り込み要求信号は送出さ
れない。
が“0"であれば、比較イネイブル端子401のレベルが
“1"に移行する。ディジタルコンパレータ400におい
て、それまでにデータバス２を介して供給されている比
較データとランダムアクセスメモリ300に格納された受
信データとの比較が行なわれ、両者が一致したときには
ディジタルコンパレータ400の出力レベルが“1"に移行
し、第２図Ｋに示すようにシリアル割り込み信号出力端
子８の出力レベルも“1"に移行してマイクロプロセッサ
に割り込み要求信号が送出される。その結果、マイクロ
プロセッサは割り込み処理ルーチンを開始するので、こ
の割り込み処理ルーチンによってランダムアクセスメモ
リ300からデータバス２を介して以後の受信データを読
み取ればよい。一方、ディジタルコンパレータ400にお
ける比較の結果、両者が一致していなければ、シリアル
割り込み信号出力端子８の出力レベルは“0"のまま変化
せず、マイクロプロセッサに割り込み要求信号は送出さ
れない。
このようにして、第１図に示したシリアルデータの受信
装置ではディジタルコンパレータ400にあらかじめ格納
しておく比較データは、マイクロプロセッサに搭載され
たソフトウェアによって自由に設定することができ、受
信した識別データと比較データが一致したときにのみ、
割り込み処理によって以後の情報を取り込むように構成
されている。したがって、ソフトウェアの負担がかなり
軽減される。また、識別データとして各プロセッサに付
与された固有のデータと、そのプロセッサを含むプロセ
ッサグループに付与されたグループ共通のデータが存在
する場合にもディジタルコンパレータ400の比較データ
を格納しておくデータバッファを複数個用意しておき、
各データバッファの内容と受信データを各々比較するこ
とによって柔軟に対処できる。また、第１図の比較禁止
端子17のレベルを“1"にしておけば、ディジタルコンパ
レータ400における比較結果にかかわらず、１フレーム
分の受信が完了した時点でシリアル割り込み信号出力端
子８の出力レベルが“1"に移行する。
装置ではディジタルコンパレータ400にあらかじめ格納
しておく比較データは、マイクロプロセッサに搭載され
たソフトウェアによって自由に設定することができ、受
信した識別データと比較データが一致したときにのみ、
割り込み処理によって以後の情報を取り込むように構成
されている。したがって、ソフトウェアの負担がかなり
軽減される。また、識別データとして各プロセッサに付
与された固有のデータと、そのプロセッサを含むプロセ
ッサグループに付与されたグループ共通のデータが存在
する場合にもディジタルコンパレータ400の比較データ
を格納しておくデータバッファを複数個用意しておき、
各データバッファの内容と受信データを各々比較するこ
とによって柔軟に対処できる。また、第１図の比較禁止
端子17のレベルを“1"にしておけば、ディジタルコンパ
レータ400における比較結果にかかわらず、１フレーム
分の受信が完了した時点でシリアル割り込み信号出力端
子８の出力レベルが“1"に移行する。
なお、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れている。例えば第１図のシリアルデータ読み取りクロ
ック入力端子330のレベル（CK）が“1"であり、シフト
レジスタ100の並列出力とカウンタ200の出力信号が供給
されるANDゲート303のレベルもまた“1"であれば、３ス
テートインバータ304がアクティブ状態となってシリア
ルデータ入力端子12のデータ（SDA）が第３図のSI端子
を介してメモリセルに書き込まれる。
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れている。例えば第１図のシリアルデータ読み取りクロ
ック入力端子330のレベル（CK）が“1"であり、シフト
レジスタ100の並列出力とカウンタ200の出力信号が供給
されるANDゲート303のレベルもまた“1"であれば、３ス
テートインバータ304がアクティブ状態となってシリア
ルデータ入力端子12のデータ（SDA）が第３図のSI端子
を介してメモリセルに書き込まれる。
ところで、第１図のタイミング信号発生回路500はシリ
アルデータ入力端子12からのデータをランダムアクセス
メモリ300に読み込ませるタイミングを設定するために
用いられているがその具体的な構成は本発明の本質とは
直接には関係がないので、第４図および第５図にそれぞ
れ具体的な構成例と入出力信号のタイミングチャートを
示すにとどめる。
アルデータ入力端子12からのデータをランダムアクセス
メモリ300に読み込ませるタイミングを設定するために
用いられているがその具体的な構成は本発明の本質とは
直接には関係がないので、第４図および第５図にそれぞ
れ具体的な構成例と入出力信号のタイミングチャートを
示すにとどめる。
発明の効果 本発明のシリアルデータの受信装置は以上の説明からも
明らかなように、シリアルデータ入力端子12に供給され
るデータ列を並列変換して少なくとも１フレーム分を格
納するメモリ手段（ランダムアクセスメモリ300）と、
前記メモリ手段に格納されデータの送り先を表わす識別
データと、データバス２を介して供給され前記識別デー
タと照合するための固有の比較データとを比較する比較
手段（ディジタルコンパレータ400）と、前記比較手段
による前記識別データと前記比較データの一致出力をマ
イクロプロセッサの割り込み要求信号として出力し、前
記マイクロプロセッサの割り込み処理ルーチンによって
前記メモリ手段に格納される以後の情報を取り込ませる
ための割り込み信号出力手段（割り込み信号出力ブロッ
ク700）を備えているので、ソフトウェアに負担をかけ
ることがなく、しかも比較データの設定や変更が容易な
装置を実現でき、大なる効果を奏する。
明らかなように、シリアルデータ入力端子12に供給され
るデータ列を並列変換して少なくとも１フレーム分を格
納するメモリ手段（ランダムアクセスメモリ300）と、
前記メモリ手段に格納されデータの送り先を表わす識別
データと、データバス２を介して供給され前記識別デー
タと照合するための固有の比較データとを比較する比較
手段（ディジタルコンパレータ400）と、前記比較手段
による前記識別データと前記比較データの一致出力をマ
イクロプロセッサの割り込み要求信号として出力し、前
記マイクロプロセッサの割り込み処理ルーチンによって
前記メモリ手段に格納される以後の情報を取り込ませる
ための割り込み信号出力手段（割り込み信号出力ブロッ
ク700）を備えているので、ソフトウェアに負担をかけ
ることがなく、しかも比較データの設定や変更が容易な
装置を実現でき、大なる効果を奏する。
第１図は本発明の１実施例におけるシリアルデータの受
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図、第４図はタイミング信号発生回路の
構成例を示した回路結線図、第５図は第４図の入出力信
号のタイミングチャートである。 ２……データバス、12……シリアルデータ入力端子、30
0……ランダムアクセスメモリ、400……ディジタルコン
パレータ、700……割り込み信号出力ブロック。
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図、第４図はタイミング信号発生回路の
構成例を示した回路結線図、第５図は第４図の入出力信
号のタイミングチャートである。 ２……データバス、12……シリアルデータ入力端子、30
0……ランダムアクセスメモリ、400……ディジタルコン
パレータ、700……割り込み信号出力ブロック。
Claims (2)
- 【請求項１】シリアルデータ入力端子に供給されるデー
タ列を並列変換して少なくとも１フレーム分を格納する
メモリ手段と、前記メモリ手段に格納されデータの送り
先を表わす識別データと、データバスを介して供給され
前記識別データと照合するための固有の比較データとを
比較する比較手段と、前記比較手段による前記識別デー
タと前記比較データの一致出力をマイクロプロセッサの
割り込み要求信号として出力し、前記マイクロプロセッ
サの割り込み処理ルーチンによって前記メモリ手段に格
納される以後の情報を取り込ませるための割り込み信号
出力手段を具備してなるシリアルデータの受信装置。 - 【請求項２】先頭フレームのデータと比較データの比較
を禁止するディスエイブル信号が供給される比較禁止端
子と、割り込み信号出力端子と、前記ディスエイブル信
号が供給されたときにはメモリ手段に先頭フレームのデ
ータの格納が完了した時点で前記割り込み信号出力端子
をアクティブ状態にさせるゲート手段によって割り込み
信号出力手段を構成してなる請求項１記載のシリアルデ
ータの受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11731088A JPH0771116B2 (ja) | 1988-05-13 | 1988-05-13 | シリアルデータの受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11731088A JPH0771116B2 (ja) | 1988-05-13 | 1988-05-13 | シリアルデータの受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288043A JPH01288043A (ja) | 1989-11-20 |
| JPH0771116B2 true JPH0771116B2 (ja) | 1995-07-31 |
Family
ID=14708583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11731088A Expired - Lifetime JPH0771116B2 (ja) | 1988-05-13 | 1988-05-13 | シリアルデータの受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771116B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414721A (en) * | 1991-05-29 | 1995-05-09 | Sharp Kabushiki Kaisha | Serial data receiving device |
-
1988
- 1988-05-13 JP JP11731088A patent/JPH0771116B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01288043A (ja) | 1989-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1189978A (en) | Interchangeable interface circuitry arrangements for use with a data processing system | |
| US6658493B1 (en) | Microcomputer exchanging data with host computer | |
| US4282572A (en) | Multiprocessor memory access system | |
| JP2572292B2 (ja) | 非同期データ伝送装置 | |
| US4271465A (en) | Information handling unit provided with a self-control type bus utilization unit | |
| US4733390A (en) | Data transmission system | |
| US4371926A (en) | Input/output information indication system | |
| US6778463B2 (en) | Memory access interface for a micro-controller system with address/data multiplexing bus | |
| US4999807A (en) | Data input circuit having latch circuit | |
| US6058439A (en) | Asynchronous first-in-first-out buffer circuit burst mode control | |
| GB2277425A (en) | A message communication system for transferring messages between a host processor and peripherals | |
| EP0564118B1 (en) | Serial data transfer apparatus | |
| GB2060961A (en) | Data processing system having memory modules with distributed address information | |
| JPH0771116B2 (ja) | シリアルデータの受信装置 | |
| US5481753A (en) | I/O device having identification register and data register where identification register indicates output from the data register to be an identifier or normal data | |
| KR920010977B1 (ko) | 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) | |
| EP0462622B1 (en) | Microprocessor capable of ensuring flexible recovery time for I/O device | |
| JP2575049B2 (ja) | シリアルデータの受信装置 | |
| EP0442496A2 (en) | Memory access control device having bank access checking circuits smaller in number than the memory modules | |
| US5687341A (en) | Device for speeding up the reading of a memory by a processor | |
| KR950012069B1 (ko) | 직렬통신을 이용한 외부데이타 입력장치 | |
| GB984190A (en) | Improvements in or relating to telegraphic transmission systems | |
| US5479165A (en) | Two-dimensional coding apparatus | |
| SU1667071A1 (ru) | Устройство управлени обращени ми | |
| CA1323112C (en) | Data processing system with memory-access priority control |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |