JPH077338B2 - 並列処理プロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの命令処理機構の構成に関
するものである。

従来の技術 近年、ソフトウェアプログラミング方式のマイクロプロ
セッサはあらゆる方面で多用されており、その構成とし
ては、順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、複数のアドレスを有し、該
アドレスが前記プログラム格納手段に格納された命令に
よって特定されるデータ入出力手段と、前記プログラム
格納手段から送出される命令に基づいてデータの演算を
実行する演算手段と、前記データ入出力手段（データメ
モリや入出力ポートが該当する。）と前記演算手段の間
を結合するデータバスを備えていることに特徴づけられ
る。また、その代表的な構成が特公昭58-33584号公報に
示されている。

このようなソフトウェアプログラミング方式のマイクロ
プロセッサはあらゆる用途に利用できるが、その反面、
処理の高速性を要求される一部の機器のコントローラと
して用いるには、ワイヤードロジックで構成された専用
のコントローラに比較して、リアルタイム処理能力に欠
けるという問題があった。マイクロプロセッサの処理能
力を高めるためにパイプライン処理方式が採用された
り、あるいは、米国特許第3,980,992号公報や特許出願
公開第62-69351号公報に示されるような多重処理構成の
マイクロプロセッサが提案されてきた。

発明が解決しようとする課題 しかしながら、パイプライン処理方式は、あらかじめ命
令を先読みしておいて命令の実行効率を向上させるもの
であるが、条件分岐命令などが含まれていると、その例
外処理が複雑になったり、先読みの効果が得られなくな
るなどの不都合を生じる。また、多重処理構成のマイク
ロプロセッサではALU（算術論理演算ユニット）やデー
タバスなどの資源を共有するために複数の処理ループが
時分割で実行されることになり、処理のリアルタイム性
は向上するものの処理効率は向上しないという問題点を
有していた。

本発明は上記問題点に鑑み、多重処理構成のマイクロプ
ロセッサにおいて、従来以上に処理効率を向上させるこ
とにある。

課題を解決するための手段 前記した課題を解決するために本発明の並列処理プロセ
ッサは、第１の命令選択手段による命令の選択に続いて
第２の命令選択手段による命令の選択を行なわせしめ、
これらの命令選択手段によって選択された命令の実行サ
イクルを交互に割り当てるコンテキストコントローラ
と、一方の命令選択手段によって選択された命令が、命
令コードの次にアドレス情報を有するオペランドを伴な
う分岐命令であるかを判別する命令判別器と、前記命令
判別器から分岐命令の検知信号を受けて、当該命令選択
手段による次の実行サイクルまでに、その分岐命令が有
するアドレス情報を当該命令選択手段に伝達して分岐先
のアドレスからの命令の実行に備える命令取り出しコン
トローラを備えている。

作用 本発明では前記した構成によって、第２の命令選択手段
から取り出された命令が分岐アドレスを伴っていれば、
第１の命令選択手段から取り出された命令の実行中に、
すなわち、第２の命令選択手段から取り出された命令の
実行開始時までに第２命令選択手段のアドレスを更新さ
せることにより、実質的にマイクロプロセッサの処理効
率を向上させる。

実施例 以照、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例における並列処理プロセッサ
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納される命令ROM1から、第１のプ
ログラマブルカウンタ（PC1）２あるいは第２のプログ
ラマブルカウンタ（PC2）３によって選択された命令
は、命令の保持ならびに先読みのための命令キュー４に
送られる。前記命令キュー４はいったん保持された命令
は命令デコーダ５に送出されるとともに、そのアドレス
インデックス部はアドレスバス６と前記第１のプログラ
マブルカウンタ２および前記第２のプログラマブルカウ
ンタ３に送出される。前記命令デコーダ５によって作り
出された制御信号群はコントロールバス７を介してマイ
クロプロセッサを構成する各ブロックに供給される。ま
た、タイミングジェネレータ（TG）８においてマイクロ
プロセッサの処理のための複数のタイミング信号が作り
出され、これらのタイミング信号は前記コントロールバ
ス７を介して各ブロックに供給される。前記アドレスバ
ス６と第１のアドレスレジスタ（ADR1）９、第２のアド
レスレジスタ（ADR1）10、データバス11の間は相互にア
ドレスデータを受け渡すように連結されている。前記第
１のアドレスレジスタ９および前記第２のアドレスレジ
スタ10はRAM（スタック領域も含まれる。）12、汎用パ
ラレル入出力ポート（PIO）13のアドレスを保持する。
前記汎用パラレル入出力ポート13の３群の入出力線は、
それぞれ、A0〜A15端子、B0〜B15端子、C0〜C15端子に
よって構成されたA,B,C群の入出力端子群に接続されて
いる。さらに、前記データバス11には第１のレジスタ
（AX）14と第２のレジスタ（AY）15を介してALU16の入
力部が接続され、前記ALUの出力はアキュムレータユニ
ット（ACC）（フラグ群も含まれる。）17に供給され
る。前記アキュムレータユニット17と前記データバス11
の間も双方向のバスで連結されている。

一方、前記タイミングジェネレータ８からのタイミング
信号はコンテキストコントローラ18にも供給され、前記
コンテキストコントローラ18の出力信号は命令の実行サ
イクル識別信号として前記アキュムレータユニット17と
命令取り出しコントローラ20に供給され、アドレス設定
の動作イネイブル信号として前記第２のアドレスレジス
タ10に供給され、インバータ19を介した反転信号が前記
第１のアドレスレジスタ９に供給されている。前記命令
取り出しコントローラ20からは前記第１のプログラマブ
ルカウンタ２、前記第２のプログラマブルカウンタ３に
カウントクロック信号とプリセット信号がそれぞれ供給
されている。また、前記命令ROM1からの命令は命令判別
器21にも供給され、前記命令取り出しコントローラ20に
は前記命令判別器21からカウント更新指令信号が供給さ
れるとともに、前記命令デコーダ５からプリセット指令
信号が、前記アキュムレータユニット17からゼロフラグ
とキャリーフラグの内容がそれぞれ供給されている。さ
らに、命令キュー４は、第１バッファ4A、第２バッファ
4B、第３バッファ4C、第４バッファ4Dを有しており、第
１バッファ4Aと第２バッファ4BはFIFO（ファーストイン
ファーストアウト）形式のスタックを形成していて、第
１のプログラマブルカウンタ２によって取り出された命
令の第１バイト目と、第２のプログラマブルカウンタ３
によって取り出された命令の第１バイト目が、次々と交
互に格納されるように構成されている。

なお、各ブロックのデータ出力部がいずれも３ステート
構成になっていて、データの出力を要求されない期間は
ハイインピーダンス状態に保持されるものとする。ま
た、各ブロックにはコントロールバス７を介して必要な
タイミング信号と制御信号が供給されるものとする。

以上のように構成された並列処理プロセッサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。第２図Ａは
第１図のCLK端子に供給される外部クロック信号波形、
第２図Ｂは命令デコーダ５による命令解読期間、第２図
Caは命令取り出しコントローラ20が第１のプログラマブ
ルカウンタ２をプリセットするタイミング、第２図Cbは
命令取り出しコントローラ20が第２のプログラマブルカ
ウンタ３をプリセットするタイミング、第２図Ｄは命令
ROM1に対する第１のプログラマブルカウンタ２の作用期
間、第２図Ｅは命令ROM1のデコーダ部のプリチャージ期
間、第２図Ｆは命令ROM1から命令キュー４の第２バッフ
ァ4Bへの命令コードの転送タイミング、第２図Ｇは２バ
イト命令読み込み時における第１のプログラマブルカウ
ンタ２あるいは第２のプログラマブルカウンタ３のイン
クリメントのタイミング、第２図Ｈは命令ROM1から命令
キュー４の第４バッファ4Dへの命令オペランドの転送タ
イミング、第２図Ｉは命令キュー４の第２バッファ4Bか
ら第１バッファ4Aへの命令コードの転送タイミング、第
２図Ｊは命令キュー４の第４バッファ4Dから第３バッフ
ァ4Cへの命令オペランドの転送タイミング、第２図Ｋは
命令キュー４の第３バッファ4Cから第１のプログラマブ
ルカウンタ２および第２のプログラマブルカウンタ３に
供給されるプリセットデータの変化、第２図Ｌはコンテ
キストコントローラ18から出力される実行サイクル識別
信号をそれぞれ示したものである。

さて、第１図の並列処理プロセッサにおいて、命令ROM1
から取り出された命令は命令キュー４にいったん保持さ
れたあと命令デコーダ５によって処理内容が解釈されて
実行される。

ここで、第２図のａ区間が第１のプログラマブルカウン
タ２によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ３によって
取り出された命令の実行区間に割り当てられる。なお、
アキュムレータユニット17には、ａ区間で使用されるア
キュムレータとフラグ群ならびにｂ区間で使用されるア
キュムレータとフラグ群が別々に用意され、これらの選
択はコンテキストコントローラ18から供給される実行サ
イクル識別信号による。また、第１のアドレスレジスタ
９と第２のアドレスレジスタ10の切り換えもコンテキス
トコントローラ18によって行なわれる。

時刻t0において条件分岐命令の実行を開始して時刻t2か
らは分岐先の命令を実行するためには、時刻t2までの間
に、命令の解読と、分岐条件の判定、分岐先アドレスの
第１のプログラマブルカウンタ２へのプリセット、命令
ROM1から命令キュー４の第２バッファ4Bへの命令コード
の転送ならびに第２バッファ4Bから第１バッファ4Aへの
命令コードの転送を完了すればよい。第１図の並列処理
プロセッサでは、第２図Ｂのタイミングにおいて命令の
解読を行ない、それが条件分岐命令であれば命令デコー
ダ５から命令取り出しコントローラ20に対してプリセッ
ト指令信号が送出される。命令取り出しコントローラ20
はアキュムレータユニット17から供給されるゼロフラグ
とキャリーフラグの内容を判別して分岐条件が成立すれ
ば、第２図Caのタイミングにおいて、第１のプログラマ
ブルカウンタ２に命令キュー４の第３バッファ4Cから供
給されるアドレス情報（分岐先絶対アドレスもしくは相
対アドレス情報であって、第２図Ｋのタイミングで供給
される。）をもとに、第１のプログラマブルカウンタ２
をプリセットする。さらに、第２図Ｄのタイミングにお
いて命令ROM1のデコーダ部にカウント値を供給するカウ
ンタが第１のプログラマブルカウンタ２に切り換えら
れ、新たなプリセット値をもとに、第２図Ｅの実線で示
したタイミングで、命令ROM1のデコーダ部のプリチャー
ジ（セットアップ）が行なわれる。プリチャージが完了
すると、第２図Ｆのタイミングにおいて命令ROM1から命
令コードの第１バイト目が取り出されて命令キュー４の
第２バッファ4Bに格納されるとともに命令判別器21にも
供給される。命令判別器21は供給された命令コードを判
別して、それが分岐命令であって、アドレス情報を有す
るオペランドを伴う命令であれば、命令判別器21は分岐
命令の検知信号として、命令取り出しコントローラ20に
対してカウント更新指令を送出し、その結果、第２図Ｇ
のタイミングで命令取り出しコントローラ20が第１のプ
ログラマブルカウンタ２もしくは第２のプログラマブル
カウンタ３をインクリメントさせ、第２図Ｅの一点鎖線
のタイミングにおいて、命令ROM1のデコーダ部の２度目
のプリチャージが行なわれる。２度目のプリチャージが
完了すると、第２図Ｈのタイミングにおいて、命令ROM1
から命令コードの第２バイト目が取り出されて命令キュ
ー４の第４バッファ4Dに格納される。第４バッファ4Dに
格納された第２バイト目の命令コードは第２図Ｊのタイ
ミングにおいて命令キュー４の第３バッファ4Cに転送さ
れ、その直後から、第２図Ｋに示したように、第１のプ
ログラマブルカウンタ２に新たなプリセットデータが供
給される。一方、命令キュー４の第２バッファ4Bに格納
された命令コードは、第２図Ｉのタイミングにおいて、
第１バッファ4Aに転送され、続く時刻t2からの命令解読
に備える。

したがって、時刻t2からは分岐先の命令を実行すること
ができる。すなわち、第１図に示した並列処理プロセッ
サでは、第１のプログラマブルカウンタ２によって取り
出された命令の実行区間であるａ区間とａ区間の間に、
第２のプログラマブルカウンタ３によって取り出された
命令の実行区間であるｂ区間が存在することを利用し
て、ａ区間にとっては命令の実行の裏サイクルにあたる
ｂ区間が終了するまでに、分岐先の命令を実行するため
に必要な準備を完了させている。

なお、以上の説明では条件分岐命令について述べたが、
無条件分岐命令の場合には条件判別が不要になるだけ
で、同様にして、命令の実行の裏サイクルにおいて分岐
アドレスを確定させることができ、サブルーチンコール
命令についても同様である。

このようにして、第１図に示した並列処理プロセッサで
は、第１のプログラマブルカウンタ２もしくは第２のプ
ログラマブルカウンタ３から取り出された命令が、いわ
ゆる２サイクル命令の、プログラマブルカウンタのプリ
セット動作を伴う分岐命令であっても、各区間の次の実
行サイクルの開始時までに、分岐先の命令を実行する準
備を完了することができ、実質的にマイクロプロセッサ
の処理効率を向上させることができる。

ところで、第１図に示した実施例では、第１および第２
のプログラマブルカウンタを有する２重の処理機構を有
する並列処理プロセッサについて説明したが、それ以上
の多重処理機構を有する並列処理プロセッサにおいて
も、同様にして本発明が適用できることは言うまでもな
い。

第３図は本発明の別の実施例を示したもので、この例で
は３重の処理機構を有する並列処理プロセッサに本発明
を適用している。第３図の装置ではコンテキストコント
ローラ18が、アキュムレータユニット17と、第１のアド
レスレジスタ９、第２のアドレスレジスタ10、第３のア
ドレスレジスタ22と、命令取り出しコントローラ20に対
して第４図La,Lb,Lcに示すような３種類の識別信号を送
出する。これらの識別信号に基づいて命令取り出しコン
トローラ20は第１のプログラマブルカウンタ２、第２の
プログラマブルカウンタ３、第３のプログラマブルカウ
ンタ23に対して必要なタイミングでカウントクロック信
号とプリセット信号を供給する。なお、第４図は第３図
に示したマイクロプロセッサの主要部のタイミングチェ
ートで、第２図に対比させたものである。

第４図からもわかるように、第３図に示した並列処理プ
ロセッサでは、ａ区間が始まる時刻t0において条件分岐
命令の実行を開始した場合、次のａ区間が開始される時
刻t3からは分岐先の命令を実行することができ、第１図
に示した並列処理プロセッサと同様にマイクロプロセッ
サの処理効率を向上させることができる。

発明の効果 本発明の並列処理プロセッサは以上の説明からも明らか
なように、順次実行される命令群からなるプログラムを
格納するプログラム格納手段（命令ROM1）と、前記プロ
グラム格納手段に格納された特定の命令を選択する前記
プログラム格納手段に対してアドレスを指定して当該ア
ドレスに格納された命令を選択する少なくとも第１およ
び第２の命令選択手段（第１のプログラマブルカウンタ
２および第２のプログラマブルカウンタ３）と、前記プ
ログラム格納手段から送出される命令に基づいてデータ
の演算を実行する演算手段（ALU16）と、命令の実行サ
イクルを発生するタイミングジェネレータ８と、前記第
１の命令選択手段による命令の選択に続いて前記第２の
命令選択手段による命令の選択を行なわせしめ、これら
の命令選択手段によって選択された命令の実行サイクル
を交互に割り当てるコンテキストコントローラ18と、一
方の命令選択手段によって選択された命令が、命令コー
ドの次にアドレス情報を有するオペランドを伴なう分岐
命令であるかを判別する命令判別器と、前記命令判別器
から分岐命令の検知信号を受けて、当該命令選択手段に
よる次の実行サイクルまでに、その分岐命令が有するア
ドレス情報を当該命令選択手段に伝達して分岐先のアド
レスからの命令の実行に備える命令取り出しコントロー
ラ20を備えたことを特徴とするもので、従来以上に処理
効率の向上する並列処理プロセッサを得ることができ、
大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例における並列処理プロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は本発明の別の実施例における並列処理プロ
セッサの構成図、第４図は第３図の主要部のタイミング
チャートである。 １……命令ROM、２……第１のプログラマブルカウン
タ、３……第２のプログラマブルカウンタ、８……タイ
ミングジェネレータ、16……ALU、18……コンテキスト
コントローラ、20……命令取り出しコントローラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、 前記プログラム格納手段に対してアドレスを指定して当
   該アドレスに格納された命令を選択する少なくとも第１
   および第２の命令選択手段と、 前記プログラム格納手段から送出される命令に基づいて
   データの演算を実行する演算手段と、 命令の実行サイクルを発生するタイミングジェネレータ
   と、 前記第１の命令選択手段による命令の選択に続いて前記
   第２の命令選択手段による命令の選択を行なわせしめ、
   これらの命令選択手段によって選択された命令の実行サ
   イクルを交互に割り当てるコンテキストコントローラ
   と、 一方の命令選択手段によって選択された命令が、命令コ
   ードの次にアドレス情報を有するオペランドを伴なう分
   岐命令であるかを判別する命令判別器と、 前記命令判別器から分岐命令の検知信号を受けて、当該
   命令選択手段による次の実行サイクルまでに、その分岐
   命令が有するアドレス情報を当該命令選択手段に伝達し
   て分岐先のアドレスからの命令の実行に備える命令取り
   出しコントローラを具備してなる並列処理プロセッサ。