JPH077373B2 - Interface system - Google Patents
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- JPH077373B2 JPH077373B2 JP12709388A JP12709388A JPH077373B2 JP H077373 B2 JPH077373 B2 JP H077373B2 JP 12709388 A JP12709388 A JP 12709388A JP 12709388 A JP12709388 A JP 12709388A JP H077373 B2 JPH077373 B2 JP H077373B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は共通バスに複数のインターフェース装置を接続
するインターフェースシステムに関する。The present invention relates to an interface system for connecting a plurality of interface devices to a common bus.
第3図は従来一般に広く用いられている複数のインター
フェース装置(ユニット)を接続するシステムの構成を
示す。FIG. 3 shows the configuration of a system for connecting a plurality of interface devices (units) that have been widely used in the past.
第3図において、1はプロセッサユニットであり、基本
部I/Oユニット3およびインターフェース(I/O)ユニッ
ト5−1〜5−2を択一的に選択して、選択されたイン
ターフェースユニットを介して外部機器との間で情報の
通信を行う。In FIG. 3, reference numeral 1 denotes a processor unit, which selectively selects the basic unit I / O unit 3 and interface (I / O) units 5-1 and 5-2, and which is connected via the selected interface unit. Information communication with external devices.
インターフェースの選択を行うために、基本部インター
フェースユニット、第1〜第nのインターフェースユニ
ット5−1〜5−nとプロセッサユニット1との間にラ
ックセレクト線4−1〜4−nが設けられている。プロ
セッサユニット内に設けられた入出力プロセッサ2はイ
ンターフェースユニットを指定する信号をラックセレク
ト線4−1〜4−nにアドレス発生器2−1により供給
することにより、選択されたインターフェースユニット
が動作可能状態となる。選択されたインターフェースユ
ニットから転送される情報は不図示のバスを介して入出
力プロセッサ2に対して送られる。Rack select lines 4-1 to 4-n are provided between the basic unit interface unit, the first to nth interface units 5-1 to 5-n, and the processor unit 1 to select an interface. There is. The input / output processor 2 provided in the processor unit can operate the selected interface unit by supplying a signal designating the interface unit to the rack select lines 4-1 to 4-n by the address generator 2-1. It becomes a state. The information transferred from the selected interface unit is sent to the input / output processor 2 via a bus (not shown).
ここで第1〜第nのインターフェースユニットは増設さ
れたインターフェースユニットである。Here, the first to nth interface units are additional interface units.
例えば7個のインターフェースユニットを増設する場合
には8本のラックセレクト線が必要であり、増設インタ
ーフェースユニットが増加するにしたがってラックセレ
クト線も増やさなければならないという欠点があった。
この欠点を解決するために、次に提案されたインターフ
ェースユニットの接続方式(第2の従来例)を第4図に
示す。For example, when seven interface units are added, eight rack select lines are required, and the number of rack select lines must be increased as the number of additional interface units increases.
In order to solve this drawback, the next proposed connection method of the interface unit (second conventional example) is shown in FIG.
第4図において第3図に示す第1の従来例同様の箇所に
は同一の符号を付している。In FIG. 4, the same parts as those in the first conventional example shown in FIG. 3 are designated by the same reference numerals.
第2の従来例はラックセレクト線4を共通バスで接続す
る例であり、インターフェースユニットに予め識別番号
を割り当てておき、例えば図に示すように3本のラック
セレクト線に3ビットで識別番号を示すラックセレクト
信号を供給することによって、識別番号が示す増設イン
ターフェースユニットを入出力プロセッサ2が選択す
る。The second conventional example is an example in which the rack select lines 4 are connected by a common bus. An identification number is assigned to the interface unit in advance, and for example, as shown in the figure, the three rack select lines are provided with identification numbers of 3 bits. The input / output processor 2 selects the extension interface unit indicated by the identification number by supplying the indicated rack select signal.
一方、増設インターフェースユニット5側には第5図に
示すように、上記識別番号を設定するための設定スイッ
チ5Aと、ラックセレクト信号の識別を行うコンパレータ
5Bが設けられている。設定スイッチ5Aにより設定される
識別番号とラックセレクト線から指示される識別番号と
をコンパレータ5Bが比較し、識別番号が一致したとき
に、このインターフェースユニットか選択されたことを
コンパレータ5Bが判断し、一致信号を動作可能状態を指
示するセレクト信号としてインターフェースユニットの
制御回路5Cに出力している。On the other hand, on the extension interface unit 5 side, as shown in FIG. 5, a setting switch 5A for setting the identification number and a comparator for identifying the rack select signal are provided.
5B is provided. The comparator 5B compares the identification number set by the setting switch 5A and the identification number indicated by the rack select line, and when the identification numbers match, the comparator 5B determines that this interface unit has been selected, The coincidence signal is output to the control circuit 5C of the interface unit as a select signal indicating the operable state.
このような第2の従来例においては増設インターフェー
スユニットを増加してもラックセレクト線4の本線は増
やさなくてもよいというメリットが生じたが、それぞれ
の増設インターフェースユニットに設定スイッチ5Aを設
けなければならず、操作者が設定スイッチ5Aを操作して
インターフェースユニットの識別番号を設定しなければ
ならないという欠点が生じてきた。In the second conventional example as described above, there is an advantage that the number of main lines of the rack select line 4 does not have to be increased even if the number of additional interface units is increased. However, if the setting switch 5A is not provided in each additional interface unit. However, there has been a drawback that the operator has to operate the setting switch 5A to set the identification number of the interface unit.
この欠点を解決するために、改良されたインターフェー
スユニットの構成を第6図に示す。In order to solve this drawback, the structure of the improved interface unit is shown in FIG.
第6図において、増設インターフェースユニット5を次
段の増設インターフェースユニット(不図示)の間に入
力信号を“1"ずつ減算して出力する減算器5AAが設けら
れている。また、増設インターフェースユニット5内に
はラックセレクト線4の信号が“0"すなわちすべてレベ
ル“L"であることを検出する“0"検出器5BBが設けられ
ている。In FIG. 6, a subtracter 5AA for subtracting the input signal by "1" and outputting the subtracted signal is provided between the extension interface unit 5 and the extension interface unit (not shown) at the next stage. Further, in the extension interface unit 5, a "0" detector 5BB for detecting that the signal of the rack select line 4 is "0", that is, all the levels are "L", is provided.
入出力プロセッサ2が選択したい識別番号をラックセレ
クト線に3ビット信号で供給すると、この信号は各ユニ
ットの減算器5AAにより順次減産されて、目的のユニッ
トにおいて“0"となる。従って、この“0"の信号を検出
するインターフェースユニットが入出力プロセッサが選
択するインターフェースユニットとなる。When the input / output processor 2 supplies the identification number to be selected to the rack select line as a 3-bit signal, this signal is sequentially reduced by the subtractor 5AA of each unit and becomes "0" in the target unit. Therefore, the interface unit that detects this "0" signal is the interface unit that the input / output processor selects.
この接続方式によって操作者による識別番号の設定とい
う欠点を解消できるようになってきた。This connection method has made it possible to eliminate the drawback of the operator setting the identification number.
このような第2の従来例におけるインターフェースシス
テムにおいて、増設可能なインターフェースユニットの
台数はラック信号線の本数により定まるが、大多数のイ
ンターフェースユニットを増設可能とするために、ラッ
ク信号線の数を増しておくと、規定数以上の増設ユニッ
トが接続された場合にはその確認が難しいという解決す
べき問題点があった、この点に簡単に説明しておく。In the interface system of the second conventional example as described above, the number of interface units that can be added is determined by the number of rack signal lines, but the number of rack signal lines is increased to allow the addition of a large number of interface units. In other words, there is a problem to be solved that it is difficult to confirm when more than the specified number of extension units are connected. This point will be briefly described.
ラック信号線を例えば10本とした場合増設可能なインタ
ーフェースユニットの数は、210個というように非常に
多数となる。したがって、インターフェースユニットを
増設したいときは既存のインターフェースユニットを操
作者が目視で計数するという煩しい作業が第6図に示す
インターフェースユニットを用いた場合には必要とな
る。For example, if the number of rack signal lines is 10, the number of interface units that can be added is very large, 2 10 . Therefore, when the interface unit shown in FIG. 6 is used, it is necessary for the operator to visually count the existing interface units in order to increase the number of interface units.
そこで、本発明の目的は、上述の問題点を解決し、規定
数以上のインターフェース装置が接続されていることを
自動的に検出できるインターフェースシステムを提供す
ることにある。Therefore, an object of the present invention is to solve the above-mentioned problems and provide an interface system capable of automatically detecting that a prescribed number or more of interface devices are connected.
このような目的を達成するために、本発明は、複数のイ
ンターフェース装置を択一的に選択指定するためのアド
レスを本体装置のアドレス発生器から信号線を介して直
列接続の前記インターフェース装置に送出するインター
フェースシステムであって、前記インターフェース装置
の各々は、入力する前記アドレスを減算して次段のイン
ターフェース装置に出力する減算器と、該減算器で減算
前の入力アドレスが所定のアドレスであること検出する
とその検出信号を前記本体装置に送出するアドレス検出
器とを有しており、前記本体装置は、前記アドレス発生
器から特定のアドレスを出力したときに前記複数のイン
ターフェース装置のいずれかから前記検出信号を受信し
たときには、予め定められた個数以上の前記インターフ
ェース装置が接続されていると判別する判別器を具えた
ことを特徴とする。In order to achieve such an object, the present invention sends an address for selectively selecting and designating a plurality of interface devices from an address generator of a main device to a serially connected interface device via a signal line. In the interface system, each of the interface devices subtracts the input address and outputs the subtracted address to the interface device of the next stage, and the input address before subtraction by the subtractor is a predetermined address. An address detector that sends the detection signal to the main body device upon detection is provided, and the main body device outputs the specific address from any of the plurality of interface devices when the specific address is output from the address generator. When a detection signal is received, a predetermined number or more of the interface devices are connected. It is a fact that comprises a discriminator for discriminating characterized by that.
本発明は、インターフェース装置を指定しない空アドレ
スを特定のアドレスとして設けており、本体装置から空
アドレスを送出したときに、この空アドレスはインター
フェース装置の減算器により順次減算される。インター
フェース装置のいずれかの検出器が検出信号を本体装置
の判別器に対して応答送信したときは、予め定められた
接続可数な個数を超えて、インターフェース装置が接続
されているので、判別器は上記検出信号を受信すること
によりインターフェースの超過接続を自動的に検出する
ことができる。In the present invention, an empty address that does not specify the interface device is provided as a specific address, and when the empty address is sent from the main device, the empty address is sequentially subtracted by the subtractor of the interface device. When one of the detectors of the interface device sends a detection signal in response to the discriminator of the main device, the discriminator is discriminated because the interface devices are connected in excess of the predetermined number of connectable devices. Can automatically detect the excess connection of the interface by receiving the detection signal.
以下、図面を参照して本発明の実施例を詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は本発明実施例の基本構成を示す。FIG. 1 shows the basic configuration of the embodiment of the present invention.
本実施例は第6図に示す第2の従来例のシステム構成に
ラックオーバー通知の旨を知らせる信号を伝送する信号
線13を入出力プロセッサ2の判別器2−2の一端と接続
し、各増設ユニット20−1〜20−7から、ラックセレク
ト信号が“0"であることを検出した旨の信号を、レベル
“H"の信号形態でラックオーバー通知線13に出力するよ
うにしている。In the present embodiment, a signal line 13 for transmitting a signal notifying that a rackover notification has been added is connected to one end of a discriminator 2-2 of the input / output processor 2 in the system configuration of the second conventional example shown in FIG. A signal indicating that the rack select signal is "0" is output from the extension units 20-1 to 20-7 to the rack over notification line 13 in the signal form of the level "H".
また、各増設ユニットを選択するための識別番号として
基本部I/Oを“0"、第1の増設インターフェースユニッ
ト20−1を“1"…第7の増設インターフェースユニット
20−7を“7"と割り当て、3ビットのラックセレクト信
号によりインターフェースユニットを選択するものとす
る。Also, as the identification number for selecting each extension unit, the basic I / O is "0", the first extension interface unit 20-1 is "1" ... the seventh extension interface unit.
20-7 is assigned to "7" and the interface unit is selected by a 3-bit rack select signal.
なお、基本部インターフェースユニットはラックオーバ
通知線には接続しない。The basic interface unit is not connected to the rackover notification line.
したがって、“0"がインターフェースの接続確認のとき
の空アドレスとなる。Therefore, "0" is an empty address when confirming the interface connection.
また、入出力プロセッサにはラックオーバー通信線にレ
ベル“H"の信号が発生したことを検出すると予め定めら
れた個数以上の増設インターフェースユニットが接続す
ると判別する判別器2−2が設けられている。なおこの
判別器にはコンパレータなどを用いた公知の信号レベル
判定器を用いればよい。Further, the input / output processor is provided with a discriminator 2-2 that discriminates that a predetermined number or more of extension interface units are connected when detecting that a signal of level “H” is generated in the rackover communication line. . A known signal level determiner using a comparator or the like may be used as this determiner.
第2図は本発明実施例の増設インターフェースユニット
の回路構成を示す。FIG. 2 shows the circuit configuration of the extension interface unit according to the embodiment of the present invention.
第2図において、増設インターフェースユニット20内に
は、第6図に示す従来例と同様の減算器5AAと“0"検出
回路5BBが設けられており、“0"検出回路5BBにおいて、
ラックセレクト信号が“0"であることが検出されると、
その旨を示す“0"検出信号か制御回路5Cに出力されると
共に、ラックオーバ通知線13にも出力される。In FIG. 2, a subtractor 5AA and a “0” detection circuit 5BB similar to the conventional example shown in FIG. 6 are provided in the extension interface unit 20, and in the “0” detection circuit 5BB,
When it is detected that the rack select signal is "0",
The "0" detection signal indicating that is output to the control circuit 5C and also output to the rack over notification line 13.
第1図に戻り、次に本実施例の動作説明を行う。Returning to FIG. 1, the operation of this embodiment will be described.
電源オンのイニシャル時に入出力プロセッサ2から、ラ
ックセレクト信号“0"を出力すると、すなわち、基本部
インターフェースユニット3を指定すると、基本部イン
ターフェースユニットの減算器から始まって各増設イン
ターフェースユニットの減算器5AAによりラックセレク
ト信号の値は0→7→6…→1と順次減算されていく。
ここで、増設インターフェースユニット20の接続個数が
規定範囲内であれば、増設インターフェースユニット20
−1〜20−7はラックセレクト信号“0"を検出しないの
で、ラックオーバ通知線13においては“0"検出信号が発
生されない。When the rack select signal "0" is output from the input / output processor 2 at the time of power-on initial, that is, when the basic unit interface unit 3 is specified, the subtracter 5AA of each extension interface unit starts from the subtractor of the basic unit interface unit. Thus, the value of the rack select signal is sequentially subtracted from 0 → 7 → 6 ... → 1.
If the number of connected extension interface units 20 is within the specified range,
Since -1 to 20-7 do not detect the rack select signal "0", the "0" detection signal is not generated on the rack over notification line 13.
次に、例えば、第8の増設ユニット20−8が規定数を超
えて接続された場合には、入出力プロセッサ2が同様に
“0"のラックセレクト信号を出力すると、ラックセレク
ト信号は増設ユニット20−8に入力する時点で、“0"と
なるので増設インターフェースユニット20−8のO検出
回路5BBでラックセレクト信号“0"を検出し、ラックオ
ーバー通知線13に“0"検出信号が出力される。入出力プ
ロセッサ2はこの“0"検出信号を入力することにより増
設インターフェースユニットが台数オーバーであること
が判断できる。Next, for example, when the eighth expansion unit 20-8 is connected in excess of the specified number, when the input / output processor 2 similarly outputs a rack select signal of "0", the rack select signal is added to the expansion unit. When it is input to 20-8, it becomes "0", so the rack select signal "0" is detected by the O detection circuit 5BB of the extension interface unit 20-8, and the "0" detection signal is output to the rack over notification line 13. To be done. The input / output processor 2 can determine that the number of extension interface units is over by inputting this "0" detection signal.
一方、正規の数の増設インターフェースユニットの接続
状態において通常のシステム作動時に、入出力プロセッ
サ2が例えばラックセレクト信号として、例えば“1"を
出力すると、第1の増設インターフェースユニット20−
1の“0"検出信号をラックオーバ通知線13に出力する。
したがって、本発明においては入出力プロセッサ2はこ
の“0"検出信号を受信することで増設インターフェース
ユニットの選択が確実に行なわれることを知ることがで
き、換言すれば、“0"検出信号が発生しないことにより
増設インターフェースユニットの故障を知ることができ
るというメリットも得られる。On the other hand, when the input / output processor 2 outputs, for example, "1" as the rack select signal during normal system operation with the regular number of additional interface units connected, the first additional interface unit 20-
The “0” detection signal of 1 is output to the rack over notification line 13.
Therefore, in the present invention, the input / output processor 2 can know that the selection of the extension interface unit is surely performed by receiving the "0" detection signal. In other words, the "0" detection signal is generated. By not doing so, there is an advantage that it is possible to know the failure of the extension interface unit.
次に本実施例の応用形態については次のことが考えられ
る。Next, the following can be considered for the application form of the present embodiment.
1) 本実施例においては基本部インターフェースユニ
ット3とラックオーバー通知線を接続しないようにして
いるが、基本部インターフェースユニットの選択確認を
行いたい場合には、ラックオーバー通知線に接続する。
ただし、インターフェースユニットに対する識別番号を
基本部インターフェースユニット3から順次“1",“2"
…と割り当て、ラックオーバーを検出するために識別番
号“0"を空きアドレスとしておくとよい。1) In the present embodiment, the basic unit interface unit 3 and the rackover notification line are not connected, but when it is desired to confirm the selection of the basic unit interface unit, the basic unit interface unit 3 is connected to the rackover notification line.
However, the identification numbers for the interface units are sequentially "1", "2" from the basic unit interface unit 3.
It is recommended that the identification number “0” be set as an empty address in order to detect rack-over.
以上、説明したように本発明によれば、インターフェー
ス装置を指定しない空アドレスを特定アドレスとして設
けており、本体装置から空アドレスを送出したときに、
この空アドレスはインターフェース装置の減算器により
順次減算される。インターフェース装置のいずれかの検
出器が検出信号を本体装置の判別器に対して応答送信し
たときは、予め定められた接続可数な個数を超えて、イ
ンターフェース装置が接続されているので、判別器は上
記検出信号を受信することによりインターフェースの超
過接続を自動的に検出することができるという効果が得
られる。As described above, according to the present invention, an empty address that does not specify the interface device is provided as the specific address, and when the empty address is sent from the main device,
This empty address is sequentially subtracted by the subtractor of the interface device. When one of the detectors of the interface device sends a detection signal in response to the discriminator of the main device, the discriminator is discriminated because the interface devices are connected in excess of the predetermined number of connectable devices. By receiving the above-mentioned detection signal, it is possible to automatically detect the excess connection of the interface.
さらには本発明は、インターフェース装置の超過接続を
確認するという新しい機能を実現するために、従来の減
算方式のインターフェース装置システムを大幅に変更す
る必要がないという効果も得られる。Further, the present invention has an effect that it is not necessary to significantly change the conventional subtraction type interface device system in order to realize the new function of confirming the excess connection of the interface device.
第1図は本発明実施例の基本構成を示すブロック図、 第2図は本発明実施例のインターフェースユニットの構
成を示す回路図、 第3図は第1の従来例のシステム構成を示すブロック
図、 第4図は第2の従来例のシステム構成を示すブロック
図、 第5図は第4図に示す増設インターフェースユニットの
構成を示す回路図、 第6図は第4図に示す増設インターフェースユニットの
他の構成を示す回路図である。 1……プロセッサユニット、 2……入出力プロセッサ、 3……基本部I/Oユニット、 4……ラックセレクト線、 5,20……増設インターフェース(I/O)ユニット、 5A……設定スイッチ、 5B……コンパレータ、 5C……制御回路、 5AA……減算器、 5BB……O検出回路、 13……ラックオーバー通知線。FIG. 1 is a block diagram showing a basic configuration of an embodiment of the present invention, FIG. 2 is a circuit diagram showing a configuration of an interface unit of the embodiment of the present invention, and FIG. 3 is a block diagram showing a system configuration of a first conventional example. FIG. 4 is a block diagram showing the system configuration of the second conventional example, FIG. 5 is a circuit diagram showing the configuration of the extension interface unit shown in FIG. 4, and FIG. 6 is a diagram showing the extension interface unit shown in FIG. It is a circuit diagram which shows another structure. 1 ... Processor unit, 2 ... I / O processor, 3 ... Basic I / O unit, 4 ... Rack select line, 5,20 ... Expansion interface (I / O) unit, 5A ... Setting switch, 5B: Comparator, 5C: Control circuit, 5AA: Subtractor, 5BB: O detection circuit, 13: Rackover notification line.
Claims (1)
択指定するためのアドレスを本体装置のアドレス発生器
から信号線を介して直列接続の前記インターフェース装
置に送出するインターフェースシステムであって、 前記インターフェース装置の各々は、入力する前記アド
レスを減算して次段のインターフェース装置に出力する
減算器と、 該減算器で減算前の入力アドレスが所定のアドレスであ
ること検出するとその検出信号を前記本体装置に送出す
るアドレス検出器とを有しており、 前記本体装置は、前記アドレス発生器から特定のアドレ
スを出力したときに前記複数のインターフェース装置の
いずれかから前記検出信号を受信したときには、予め定
められた個数以上の前記インターフェース装置が接続さ
れていると判別する判別器を具えたことを特徴とするイ
ンターフェースシステム。1. An interface system for transmitting an address for selectively selecting and designing a plurality of interface devices from an address generator of a main body device to the interface device connected in series via a signal line, the interface system comprising: Each of the devices subtracts the input address and outputs it to the interface device of the next stage, and when the subtractor detects that the input address before the subtraction is a predetermined address, the detection signal is sent to the main device. When the main body device receives the detection signal from any one of the plurality of interface devices when the specific address is output from the address generator, the main body device determines in advance. A discriminator for discriminating that more than the specified number of the interface devices are connected. Interface system, characterized in that was e.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12709388A JPH077373B2 (en) | 1988-05-26 | 1988-05-26 | Interface system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12709388A JPH077373B2 (en) | 1988-05-26 | 1988-05-26 | Interface system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297754A JPH01297754A (en) | 1989-11-30 |
| JPH077373B2 true JPH077373B2 (en) | 1995-01-30 |
Family
ID=14951410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12709388A Expired - Lifetime JPH077373B2 (en) | 1988-05-26 | 1988-05-26 | Interface system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077373B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7516787B2 (en) * | 2020-03-13 | 2024-07-17 | 富士通株式会社 | Start-up control device, start-up control system, and start-up control method |
-
1988
- 1988-05-26 JP JP12709388A patent/JPH077373B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01297754A (en) | 1989-11-30 |
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