JPH077386B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH077386B2 JPH077386B2 JP61274743A JP27474386A JPH077386B2 JP H077386 B2 JPH077386 B2 JP H077386B2 JP 61274743 A JP61274743 A JP 61274743A JP 27474386 A JP27474386 A JP 27474386A JP H077386 B2 JPH077386 B2 JP H077386B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- instruction
- register
- information processing
- match
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は任意のタイミングで書込み／読出し可能な複数
個のベクトルレジスタを有するベクトル演算の制御に関
し、特に命令で演算開始要素を指定する命令の動作起動
制御に関する。
個のベクトルレジスタを有するベクトル演算の制御に関
し、特に命令で演算開始要素を指定する命令の動作起動
制御に関する。
（従来の技術） 従来、読出し／書込みが任意のタイミングで実行できる
複数個のベクトルレジスタを備えた情報処理装置におい
ては、命令によつて指定された開始要素から順次、ベク
トル長レジスタによつて指定される要素数だけ演算が行
われる。この場合、先行する命令の演算結果の格納レジ
スタが後続命令の演算元レジスタになつているならば、
演算開始要素が第０要素（０オリジン：最初の要素を意
味する。）のときには、第３図（ａ）に示すように他の
演算と同様に先行する演算命令の最初の要素の演算結果
がベクトルレジスタに書込まれる。同時に、上記演算結
果が読出され、後続する命令に使用できるように後続命
令に対して起動がかけられる。しかし、演算開始要素が
第０要素ではないときには、第３図（ｂ）に示すよう
に、先行演算命令によるベクトルレジスタへの演算結果
の書込みが終つたとき、すなわち先行演算命令が完了し
た時点で後続の命令に起動がかけられている。
複数個のベクトルレジスタを備えた情報処理装置におい
ては、命令によつて指定された開始要素から順次、ベク
トル長レジスタによつて指定される要素数だけ演算が行
われる。この場合、先行する命令の演算結果の格納レジ
スタが後続命令の演算元レジスタになつているならば、
演算開始要素が第０要素（０オリジン：最初の要素を意
味する。）のときには、第３図（ａ）に示すように他の
演算と同様に先行する演算命令の最初の要素の演算結果
がベクトルレジスタに書込まれる。同時に、上記演算結
果が読出され、後続する命令に使用できるように後続命
令に対して起動がかけられる。しかし、演算開始要素が
第０要素ではないときには、第３図（ｂ）に示すよう
に、先行演算命令によるベクトルレジスタへの演算結果
の書込みが終つたとき、すなわち先行演算命令が完了し
た時点で後続の命令に起動がかけられている。
上記動作では、後続命令の演算元要素に先行命令の演算
結果が格納されてから演算を実行することを保証するも
ので、演算開始要素が命令によつて指定され、命令によ
つて異なる不定値となるため、開始要素が第０要素以外
の場合には先行命令の完了を待つ必要があつた。
結果が格納されてから演算を実行することを保証するも
ので、演算開始要素が命令によつて指定され、命令によ
つて異なる不定値となるため、開始要素が第０要素以外
の場合には先行命令の完了を待つ必要があつた。
（発明が解決しようとする問題点） 上述した従来の情報処理装置は第３図（ｂ）からも容易
に理解されるように、演算開始要素が０以外の場合に
は、命令実行の順序性を保証するため、演算元レジスタ
へ演算結果を格納する先行命令が完全に終了するのを待
つて演算を開始するように制御している、ところが、各
ベクトル要素の観点からは、既に先行演算結果が格納さ
れ、後続命令による演算が可能となつている要素につい
ても、先行演算の実行が完了するまで待たされるため、
性能の向上が妨げられると云う欠点がある。
に理解されるように、演算開始要素が０以外の場合に
は、命令実行の順序性を保証するため、演算元レジスタ
へ演算結果を格納する先行命令が完全に終了するのを待
つて演算を開始するように制御している、ところが、各
ベクトル要素の観点からは、既に先行演算結果が格納さ
れ、後続命令による演算が可能となつている要素につい
ても、先行演算の実行が完了するまで待たされるため、
性能の向上が妨げられると云う欠点がある。
本発明の目的は、任意のタイミングで読出し／書込みが
可能な複数のベクトルレジスタ、ベクトルレジスタから
のデータを受けて演算し、演算結果を命令により指定さ
れたベクトルレジスタに順次書込むためのベクトル演算
器、およびデータ転送パスを備え、命令で指定されたベ
クトルレジスタの任意のベクトル要素から演算を開始す
ることができ、且つ、後続命令で指定した演算開始要素
に先行命令の演算結果が書込まれたことを検出し、書込
みが検出された場合には直ちに後続命令の動作を開始す
ることにより上記欠点を除去し、先行演算の実行が完了
するまで待つ必要がないように構成した情報処理装置を
提供することにある。
可能な複数のベクトルレジスタ、ベクトルレジスタから
のデータを受けて演算し、演算結果を命令により指定さ
れたベクトルレジスタに順次書込むためのベクトル演算
器、およびデータ転送パスを備え、命令で指定されたベ
クトルレジスタの任意のベクトル要素から演算を開始す
ることができ、且つ、後続命令で指定した演算開始要素
に先行命令の演算結果が書込まれたことを検出し、書込
みが検出された場合には直ちに後続命令の動作を開始す
ることにより上記欠点を除去し、先行演算の実行が完了
するまで待つ必要がないように構成した情報処理装置を
提供することにある。
（問題点を解決するための手段） 本発明による情報処理装置は、任意のタイミングでベク
トルデータの読出し／書込みが可能な複数のベクトルレ
ジスタと、前記複数のベクトルレジスタに前記ベクトル
データを順次書込むためのベクトル演算器と、該当する
命令で指定されたベクトルレジスタに格納された任意の
ベクトル要素から演算を開始するためのデータ転送パス
を備えた情報処理装置において、先行するベクトル命令
が使用する演算器のマシンサイクル数とベクトル要素数
との加算値をセットし、前記マシンサイクル毎に前記加
算値のカウントダウンを行い、この値と後続命令で指定
された演算開始要素番号との一致を検出する一致検出手
段を設け、前記一致検出手段が一致を検出したとき、直
ちに前記後続命令の実行を開始させるように命令起動制
御を行う制御部を具備したものである。
トルデータの読出し／書込みが可能な複数のベクトルレ
ジスタと、前記複数のベクトルレジスタに前記ベクトル
データを順次書込むためのベクトル演算器と、該当する
命令で指定されたベクトルレジスタに格納された任意の
ベクトル要素から演算を開始するためのデータ転送パス
を備えた情報処理装置において、先行するベクトル命令
が使用する演算器のマシンサイクル数とベクトル要素数
との加算値をセットし、前記マシンサイクル毎に前記加
算値のカウントダウンを行い、この値と後続命令で指定
された演算開始要素番号との一致を検出する一致検出手
段を設け、前記一致検出手段が一致を検出したとき、直
ちに前記後続命令の実行を開始させるように命令起動制
御を行う制御部を具備したものである。
（実 施 例） 次に、本発明について図面を参照して説明する。
第１図は、本発明による情報処理装置の一実施例を示す
ブロツク図である。第１図において、11,12……1nはそ
れぞれ任意のタイミングでベクトルデータの読出し／書
込みが可能な複数のベクトルレジスタ、21……2nはベク
トルレジスタ11,12……1nに格納されているベクトルデ
ータを順次読出し、演算を実行し、命令で指定されたベ
クトルレジスタ11,12……1nに格納するための演算器、
３はベクトルレジスタ間でベクトルデータを転送するた
めのデータ転送パス、４は上記構成要素を動作させる命
令の起動を制御するための制御部である。制御部４にお
いて、41は命令を一時格納するための命令レジスタ、42
はベクトル命令を実行する際のベクトル長を指定するた
めのベクトル長レジスタ、43は命令レジスタ41に保持さ
れている命令情報を解読し、この命令がベクトルデータ
の一要素を処理するのに必要なマシンサイクル数（fut:
Function Unit Time）を出力するための命令解読部、44
はfutとベクトル長レジスタ42から読出されたベクトル
長の値（vl:Vector Length）とを加算するための加算
器、46はベクトルレジスタと一対一に対応し、ベクトル
レジスタへのベクトルデータの書込みを実行する命令に
起動をかける際、上記加算結果をセツトし、その後、マ
シンサイクルごとにカウントダウンを続け、ベクルレジ
スタの書込みビジーフラグをリセツトするタイミングを
検出するタイミングを検出するためのカウンタ、45はベ
クトル長レジスタ42から読出されたベクトル長の値（v
l）と、命令レジスタ41から読出されたベクトル開始要
素syとの差を計算するための減算器、47はカウンタ46の
値が減算器45の出力値に等しいか、あるいは小さい場合
に検出出力を送出するための一致検出回路である。
ブロツク図である。第１図において、11,12……1nはそ
れぞれ任意のタイミングでベクトルデータの読出し／書
込みが可能な複数のベクトルレジスタ、21……2nはベク
トルレジスタ11,12……1nに格納されているベクトルデ
ータを順次読出し、演算を実行し、命令で指定されたベ
クトルレジスタ11,12……1nに格納するための演算器、
３はベクトルレジスタ間でベクトルデータを転送するた
めのデータ転送パス、４は上記構成要素を動作させる命
令の起動を制御するための制御部である。制御部４にお
いて、41は命令を一時格納するための命令レジスタ、42
はベクトル命令を実行する際のベクトル長を指定するた
めのベクトル長レジスタ、43は命令レジスタ41に保持さ
れている命令情報を解読し、この命令がベクトルデータ
の一要素を処理するのに必要なマシンサイクル数（fut:
Function Unit Time）を出力するための命令解読部、44
はfutとベクトル長レジスタ42から読出されたベクトル
長の値（vl:Vector Length）とを加算するための加算
器、46はベクトルレジスタと一対一に対応し、ベクトル
レジスタへのベクトルデータの書込みを実行する命令に
起動をかける際、上記加算結果をセツトし、その後、マ
シンサイクルごとにカウントダウンを続け、ベクルレジ
スタの書込みビジーフラグをリセツトするタイミングを
検出するタイミングを検出するためのカウンタ、45はベ
クトル長レジスタ42から読出されたベクトル長の値（v
l）と、命令レジスタ41から読出されたベクトル開始要
素syとの差を計算するための減算器、47はカウンタ46の
値が減算器45の出力値に等しいか、あるいは小さい場合
に検出出力を送出するための一致検出回路である。
一致検出手段は、加算器44,減算器45,減算カウンタ46お
よび一致検出回路47よりなる部分に対応する。
よび一致検出回路47よりなる部分に対応する。
次に、第１図の実例を参照して本発明の動作について説
明する。
明する。
いま、V2←V0＋V1,V3←V2（sy）と云う演算を実行する
ものとする。すなわち、V0とV1とに格納されたベクトル
データを要素０からベクトル長レジスタ42によつて示さ
れる要素数だけ加算してV2に格納し、V2のベクトルデー
タを要素syから順にベクトル長レジスタ42によつて示さ
れる要素数だけV3に転送する動作を実行するものとす
る。
ものとする。すなわち、V0とV1とに格納されたベクトル
データを要素０からベクトル長レジスタ42によつて示さ
れる要素数だけ加算してV2に格納し、V2のベクトルデー
タを要素syから順にベクトル長レジスタ42によつて示さ
れる要素数だけV3に転送する動作を実行するものとす
る。
第２図は、上記第１図の実例を実行するタイムチヤート
である。時刻t0では、加算器44から出力されているvl＋
futの値を減算カウンタ46にセツトし、同時に先行命令V
2←V0＋V1に起動をかける。その後、１マシンサイクル
ごとにカウンタ46の値をカウントダウンしながら、V2←
V0＋V1の演算を要素０から順に１要素ずつ実行する。時
刻t1、すなわち演算開始から（fut＋sy）マシンサイク
ルの後には、減算カウンタ46の値は（fut＋vl）−（fut
＋sy）＝vl−syとなり、減算器45からの出力結果と等し
くなつて一致検出回路47によつて一致を検出する。この
一致信号によつて、後続する転送命令V3←V2（sy）に起
動をかけるようにする。
である。時刻t0では、加算器44から出力されているvl＋
futの値を減算カウンタ46にセツトし、同時に先行命令V
2←V0＋V1に起動をかける。その後、１マシンサイクル
ごとにカウンタ46の値をカウントダウンしながら、V2←
V0＋V1の演算を要素０から順に１要素ずつ実行する。時
刻t1、すなわち演算開始から（fut＋sy）マシンサイク
ルの後には、減算カウンタ46の値は（fut＋vl）−（fut
＋sy）＝vl−syとなり、減算器45からの出力結果と等し
くなつて一致検出回路47によつて一致を検出する。この
一致信号によつて、後続する転送命令V3←V2（sy）に起
動をかけるようにする。
これにより、先行演算命令の要素syの結果が目的のレジ
スタV2に書込まれるタイミングで、同要素を読出して転
送先レジスタV3への転送を開始することができる。
スタV2に書込まれるタイミングで、同要素を読出して転
送先レジスタV3への転送を開始することができる。
（発明の効果） 以上説明したように本発明は、先行演算命令の実行結果
の演算を後続命令で指定された演算開始位置から開始す
るに際して命令の順序性を保証するため、演算開始要素
に先行演算の結果が書込まれた時点で後続命令を開始す
ることができるように制御することにより、命令起動時
の無駄な待合せを減少させて、ベクトル処理効率を向上
させることができると云う効果がある。
の演算を後続命令で指定された演算開始位置から開始す
るに際して命令の順序性を保証するため、演算開始要素
に先行演算の結果が書込まれた時点で後続命令を開始す
ることができるように制御することにより、命令起動時
の無駄な待合せを減少させて、ベクトル処理効率を向上
させることができると云う効果がある。
第１図は、本発明による情報処理装置の一実施例を示す
ブロツク図である。 第２図は、第１図の実施例の動作を示すタイムチヤート
である。 第３図は、従来技術による先行命令の演算結果を要素
０、またはsyから開始して転送する動作を説明するタイ
ムチヤートである。 11,12,1n……ベクトルレジスタ 21,2n……演算器 ３……ベクトルデータ転送パス ４……ベクトル命令制御部 41……命令レジスタ 42……ベクトル長レジスタ 43……命令デコーダ 44……加算器 45……減算器 46……減算カウンタ 47……一致検出回路
ブロツク図である。 第２図は、第１図の実施例の動作を示すタイムチヤート
である。 第３図は、従来技術による先行命令の演算結果を要素
０、またはsyから開始して転送する動作を説明するタイ
ムチヤートである。 11,12,1n……ベクトルレジスタ 21,2n……演算器 ３……ベクトルデータ転送パス ４……ベクトル命令制御部 41……命令レジスタ 42……ベクトル長レジスタ 43……命令デコーダ 44……加算器 45……減算器 46……減算カウンタ 47……一致検出回路
Claims (1)
- 【請求項１】任意のタイミングでベクトルデータの読出
し／書込みが可能な複数のベクトルレジスタと、 前記複数のベクトルレジスタに前記ベクトルデータを順
次書込むためのベクトル演算器と、 該当する命令で指定されたベクトルレジスタに格納され
た任意のベクトル要素から演算を開始するためのデータ
転送パスを備えた情報処理装置において、 先行するベクトル命令が使用する演算器のマシンサイク
ル数とベクトル要素数との加算値をセットし、前記マシ
ンサイクル毎に前記加算値のカウントダウンを行い、こ
の値と後続命令で指定された演算開始要素番号との一致
を検出する一致検出手段を設け、 前記一致検出手段が一致を検出したとき、直ちに前記後
続命令の実行を開始させるように命令起動制御を行う制
御部を具備したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274743A JPH077386B2 (ja) | 1986-11-18 | 1986-11-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274743A JPH077386B2 (ja) | 1986-11-18 | 1986-11-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127369A JPS63127369A (ja) | 1988-05-31 |
| JPH077386B2 true JPH077386B2 (ja) | 1995-01-30 |
Family
ID=17545969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274743A Expired - Lifetime JPH077386B2 (ja) | 1986-11-18 | 1986-11-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077386B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134365A (ja) * | 1982-02-03 | 1983-08-10 | Hitachi Ltd | ベクトル処理装置 |
-
1986
- 1986-11-18 JP JP61274743A patent/JPH077386B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63127369A (ja) | 1988-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5043868A (en) | System for by-pass control in pipeline operation of computer | |
| EP0213842A2 (en) | Mechanism for performing data references to storage in parallel with instruction execution on a reduced instruction-set processor | |
| JPS58149541A (ja) | デ−タ処理装置 | |
| US3480917A (en) | Arrangement for transferring between program sequences in a data processor | |
| JPH077386B2 (ja) | 情報処理装置 | |
| US4566062A (en) | Timing control system in data processor | |
| JPS5731049A (en) | Information processing equipment | |
| JPS6236575B2 (ja) | ||
| JPS5890247A (ja) | 情報処理装置のパイプライン制御方式 | |
| JPS6120893B2 (ja) | ||
| JPH0326862B2 (ja) | ||
| JP3011166B2 (ja) | デバッグ回路 | |
| JPH06103495B2 (ja) | 情報処理装置 | |
| JP3084953B2 (ja) | 情報処理装置 | |
| JPS6134188B2 (ja) | ||
| JPS595932B2 (ja) | デ−タ処理方式 | |
| JPH06103493B2 (ja) | 情報処理装置 | |
| JPS63214856A (ja) | デ−タ処理装置のデ−タ保護制御方式 | |
| JPS61143850A (ja) | 処理装置 | |
| US5050073A (en) | Microinstruction execution system for reducing execution time for calculating microinstruction | |
| JPH01147723A (ja) | 情報処理装置のパイプライン処理方式 | |
| JPH0424731B2 (ja) | ||
| JPS61187044A (ja) | 情報処理装置 | |
| JPS63197233A (ja) | 情報処理装置 | |
| JPH0243626A (ja) | コンピュータ・プロセッサの実行速度を制御する装置 |