JPH0774989B2 - 符号変換回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、有符号化された入力データを無符号化、あ
るいは無符号化された入力データを有符号化する符号変
換回路に関する。

（従来の技術） 符号（正、負）を含む有符号の演算処理例えば有符号の
除算処理においては、除数及び被除数を無符号化して除
算処理を行ない、無符号として得られる商及び剰余を除
数及び被除数の符号にしたがって有符号化して、これを
有符号における除算処理の商及び剰余としている。すな
わち、無符号として得られる商及び剰余は、第８図に示
すように、除数と被除数の符号によって有符号化され
る。このため、有符号の除算処理にあっては、上述した
ように、演算情報及び演算結果の符号を無符号→有符号
あるいは有符号→無符号に変換する符号変換回路が用い
られている。

第９図は有符号の除算処理において用いられる符号変換
回路の一構成例を示す図である。

第９図において、符号変換回路は、除数の符号を記憶す
る第１のフリップフロップ101と、被除数の符号を記憶
する第２のフリップフロップ103を備えている。

有符号の除算処理が開始されると、入力データとなる有
符号の除数及び被除数は、符号変換を行なう加算器105
に与えられる。さらに、除数及び被除数に含まれ除数及
び被除数の符号を示すそれぞれの符号ビット信号が制御
回路107を介して、それぞれ対応した第１のフリップフ
ロップ101及び第２のフリップフロップ103に与えられて
記憶される。

加算器105に与えられた除数あるいは被除数は、変換モ
ード指令信号の有符号→無符号変換を示す指令と符号ビ
ット信号に基づいて制御回路107から出力されるモード
決定信号にしたがって加算器105で無符号化される。す
なわち、除数あるいは被除数の符号が正である場合に
は、加算器105に与えられた除数あるいは被除数はその
まま加算器105の出力となる。一方、除数あるいは被除
数の符号が負である場合には、除数あるいは被除数は加
算器105により２の補数がとられて無符号化される。

除算処理が終了して、無符号の商及び剰余が得られる
と、商及び剰余は入力データとして加算器105に与えら
れ、変換モード指令信号と第１のフリップフロップ101
及び第２のフリップフロップ103に記憶された除数及び
被除数の符号にしたがって加算器105により有符化され
る。すなわち、変換モード指令信号が商の無符号→有符
号変換を指令すると、第１のフリップフロップ101に記
憶された値と第２のフリップフロップ103に記憶された
値との排他的論理和が制御回路107によって演算され、
演算結果にしたがって第８図に示すように、商の有符号
化が行なわれる。一方、変換モード指令信号が剰余の無
符号→有符号変換を指令すると、乗余は第８図に示すよ
うに有符号される。

（発明が解決しようとする課題） 上記したように、演算情報となる除数及び被除数のそれ
ぞれの符号を別々に記憶させる構成にあって、有符号→
無符号の変換では除数の符号変換及び被除数の符号変
換、無符号→有符号の変換では演算結果となる商の符号
変換及び剰余の符号変換をそれぞれ区別して行なわなけ
ればならない。

このため、除数及び被除数の符号をそれぞれ記憶する回
路が必要になるとともに、変換動作を行なう加算器105
に対してモード決定信号を与える制御回路107の構成が
複雑になるという問題があった。

また、変換動作の制御情報となる変換モード指令信号に
あっては、除数の有符号→無符号変換、被除数の有符号
→無符号変換、商の無符号→有符号変換、剰余の無符号
→有符号変換の４通りの変換を指令しなければならず、
少なくとも２ビットの情報が必要であった。

さらに、このような符号変換回路をマイクロプログラム
制御方式のデータ処理装置に組み入れ、制御回路107を
マイクロ命令により制御しようとする場合には、マイク
ロ命令におけるOP（オペレーション）フィールドのコー
ドを４種類用意しなければならなかった。

そこで、この発明は、上記に鏡みてなされたものであ
り、その目的とするところは、回路構成の簡単化及び変
換動作における制御信号の簡略化を図った符号変換回路
を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、与えられる入
力データあるいは前記入力データの２の補数を算出して
算出された入力データの２の補数をモード決定信号にし
たがって選択して出力することにより、前記入力データ
を無符号化あるいは所定の符号値に有符号化する演算手
段と、符号データを格納する格納手段と、無符号化を指
令した変換モード指令信号が与えられると、入力データ
の符号を示す符号ビット信号にしたがって入力データを
無符号化する旨のモード決定信号を前記演算手段に与え
るとともに、前記符号ビット信号が一方の符号値である
場合には前記格納手段の格納値を保持し、前記符号ビッ
ト信号が他方の符号値である場合には前記格納手段の格
納値を反転し、有符号化を指令した変換モード指令信号
が与えられると、前記格納手段から与えられる符号デー
タにしたがって入力データを所定の符号値に有符号化す
るとともに、前記格納手段の格納値を保持する制御手段
とから構成される。

（作用） 上記構成において、この発明は、入力データの無符号化
あるいは有符号化を変換モード指令信号により指令し
て、入力データを無符号化する場合には、入力データの
符号ビット信号にしたがって入力データを無符号すると
ともに、入力データの符号に対応した符号データを生成
し、入力データを有符号化する場合には、符号データに
したがって入力データを所定の符号値に有符号化するよ
うにしている。

（実施例） 以下、図面を用いてこの発明の実施例を説明する。

第１図はこの発明の一実施例に係る符号変換回路の構成
を示すブロック図である。同図に示す符号変換回路は、
有符号の除算処理において、演算情報となる除数及び被
除数の有符号→無符号変換と、演算結果となる商及び剰
余の無符号→有符号変換を行なうものである。

第１図において、符号変換回路は、入力データとして与
えられる除数、被除数、商及び剰余の符号変換を行なう
加算器１と、入力データの符号に関する情報となる符号
データを格納するフリップフロップ回路（以下「F/F回
路」と呼ぶ）３と、加算器１の変換動作を制御する制御
回路５とから構成されている。

加算器１は、制御回路３から与えられるモード決定信号
にしたがって、与えられる入力データをそのまま出力す
るか、あるいは、与えられる入力データの２の補数をと
りこれを出力するものである。すなわち、有符号→無符
号の変換において、入力データが正の場合は入力データ
がそのまま出力されて無符号化され、入力データが負の
場合には入力データの２の補数がとられて無符号化され
る。一方、無符号→有符号の変換において、入力データ
を正にする場合は入力データがそのまま出力されて有符
号化され、入力データを負にする場合には入力データの
２補数がとられて有符号化される。

F/F回路３は、制御回路５から与えられ変換動作におけ
る制御信号となる符号データを格納するとともに、格納
された符号データを制御回路５に与えるものである。F/
F回路３は格納内容が初期化信号により“0"に初期化さ
れ、クロック信号に同期して制御回路５と符号データの
入出力が行なわれる。

制御回路５は、入力データの除数及び被除数の符号を示
す符号ビット信号と、入力データに対する無符号→有符
号変換あるいは有符号→無符号変換を指令して変換動作
における制御信号となる変換モード指令信号と、F/F回
路３に格納された符号データとを入力として、加算器１
の変換動作を決定するモード決定信号を加算器１に与え
る。さらに、制御回路５は、上述の入力に対する符号デ
ータを生成して、F/F回路３に与えるものである。

まず、有符号→無符号変換を示す変換モード指令信号が
制御回路５に与えられると、制御回路５は加算器１の入
力データとなる除数あるいは被除数の符号ビット信号を
参照する。

符号ビット信号が入力データが正の値であることを示し
ている場合には、制御回路５は、加算器１に与えられる
入力データをそのまま出力させる旨のモード決定信号を
加算器１に与える。さらに、制御回路５は、F/F回路３
から与えられる符号データをそのままF/F回路３に与え
る。

一方、符号ビット信号が入力データが負の値であること
を示している場合には、制御回路５は、入力データの２
の補数をとりこれを出力させる旨のモード決定信号を加
算器１に与える。さらに、制御回路５は、F/F回路３か
ら与えられる符号データを反転して、反転された符号デ
ータをF/F回路３に与える。

次に、無符号→有符号変換を示す変換モード指令信号が
制御回路５に与えられると、F/F回路３から与えられる
符号データをそのままF/F回路３に与える。すなわち、F
/F回路３に格納されている値をF/F回路３に保持させる
ようにする。

また、モード決定信号は、それまでF/F回路３に格納さ
れていた値にしたがって決定される。すなわち、F/F回
路３の格納値が“0"レベルである場合には、制御回路５
は入力データをそのまま出力させる旨のモード決定信号
を加算器１に与える。一方、F/F回路３の格納値が“1"
レベルである場合には、制御回路５は入力データの２の
補数をとりこれを出力させる旨のモード決定信号を加算
器１に与える。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第２図乃至第５図を用い
て説明する。ここで、第２図は除数処理において算出さ
れた商を有符号化する際のタイミングチャート図、第３
図は算出された剰余を有符号化する際のタイミングチャ
ート図、第４図は第２図に対応したF/F回路３の格納値
の変化を示す図、第５図は第３図に対応したF/F回路３
の格納値の変化を示す図である。

まずはじめに、クロック信号の期間において、初期化
信号が第２図及び第３図に示すように“1"レベルになる
と、F/F回路３は初期化されて、可能値は第４図及び第
５図に示すように“0"となる。

次に、クロック信号の期間において、変換モード指令
信号が“1"レベルとなり、有符号→無符号変換が制御回
路５に指令され、入力データとして有符号の除数が加算
器１に与えられると、除数は符号ビット信号により決ま
るモード決定信号にしたがって加算器１により無符号化
される。

すなわち、除数の符号が正の値であれば、加算器１の出
力データは与えられた入力データと同一になり、除数の
符号が負の値であれば、除数は加算器１により２の補数
がとられ、これが加算器１の出力データとなる。

また、この時、F/F回路３に格納される符号データは、
除数の符号ビット信号にしたがって、第４図及び第５図
に示すようになる。

さらに、変換モード指令信号が“1"レベルの状態にあっ
て、クロック信号の期間において、入力データとして
有符号の被除数が加算器１に与えられると、被除数も符
号ビット信号により決まるモード決定信号にしたがっ
て、除数の場合と同様に加算器１により無符号化され
る。

また、この時、F/F回路３に格納される符号データは、
被除数の符号ビット信号にしたがって、第４図及び第５
図に示すようになる。

次に、クロック信号の期間においては、先に無符号化
された除数と被除数により無符号の除算処理が行なわれ
て、無符号の商と剰余が算出される。この除算処理の期
間に、変換モード指令信号は、F/F回路３の格納値が変
化しないようにするため、“0"レベルとして無符号→有
符号変換を示すようにしておく。

このようにして、無符号の除算処理が終了して、商を有
符号化する場合には、第２図に示すように、クロック信
号の期間において、変換モード指令信号を“0"レベル
として無符号→有符号変換を制御回路５に指令する。こ
の後、入力データとして先に算出された無符号の商を加
算器１に与えると、第４図に示すように、それまでF/F
回路３に格納されていた値により決定されるモード決定
信号にしたがって、商は加算器１により有符号される。

すなわち、F/F回路３の値が“0"の場合には、加算器１
に与えられた商はそのまま加算器１の出力データとな
り、算出された無符号の商は正の値として有符号化され
る。一方、F/F回路３の値が“1"の場合には、加算器１
に与えられた商は２の補数がとられて、これが加算器１
の出力データとなり、算出された無符号の商は負の値と
して有符号化される。したがって、有符号の除数と被除
数が無符号化されて行なわれた除算処理において、第８
図に示すように有符号化された商が得られる。

一方、無符号の除算処理が終了して、剰余を有符号化す
る場合には、第３図に示すように、クロック信号の期間
において、変換モード指令信号を“1"レベルとして有
符号→無符号変換を制御回路５に指令する。この後、入
力データとして有符号の除数を与えて、これを無符号化
する。これにより、F/F回路３に格納される符号データ
は、除数の符号ビット信号に応じて、第５図に示すよう
になる。

次に、クロック信号の期間において、変換モード指令
信号を“0"レベルとして、無符号→有符号変換を制御回
路５に指令する。この後、入力データとして先に算出さ
れた無符号の剰余を加算器１に与えると、第５図に示す
ように、クロック信号の期間でF/F回路３に格納され
た値により決定されるモード決定信号にしたがって、剰
余は加算器１により有符号化される。

すなわち、F/F回路３の値が“0"の場合には、加算器１
に与えられた剰余はそのまま加算器１の出力データとな
り、算出された無符号の剰余は正の値として有符号化さ
れる。一方、F/F回路３の値が“1"の場合には、加算器
１に与えられた剰余は２の補数がとられて、これが加算
器１の出力データとなり、算出された無符号の剰余は負
の値として有符号化される。したがって、有符号化され
た除数と被除数が無符号化されて行なわれた除算処理に
おいて、第８図に示すように有符号化された剰余が得ら
れる。

ここで、剰余の有符号化は、商の有符号化が行なわれた
後であっても、F/F回路３の格納値は、第４図に示すよ
うに、クロック信号の期間の時の値と、第５図に示す
ようにクロック信号の期間、の時の値とは同一とな
るため、商の有符号化に続いて行なうことが可能であ
る。

したがって、この実施例では、入力データの符号を記憶
する回路を１つに削減することができる。さらに、有符
号→無符号変換では除数と被除数の区別、無符号→有符
号変換では商と剰余の区別をする必要はなくなる。これ
により、変換モード指令信号は１ビットであればよく、
制御信号が簡略化されるとともに、変換動作を制御する
制御回路の構成を簡単にすることができる。

なお、この発明は上記の実施例に限られるものではな
く、加算器１に代えて、例えば第６図に示すように、入
力データの２の補数を算出するとともに、入力データを
そのまま出力する加算機能に加えて、複数の入力データ
の算術演算及び論理演算を行なうALU（算術論理演算ユ
ニット）７であってもかまわない。

また、上記のALU7及び制御回路５をマイクロプログラム
制御方式により制御して、変換モード指令信号をマイク
ロ命令のOPフィールドのコードとして与えるようにして
もよい。このような場合には、OPフィールドのコード
は、有符号→無符号変換と無符号→有符号変換の２種類
に低減することができ、これにより、制御信号の簡略化
を達成することができるようになる。

［発明の効果］ 以上説明したように、この発明によれば、入力データの
無符号化あるいは有符号化を変換モード指令信号により
指令し、入力データの符号ビットにしたがって入力デー
タを無符号化し、この時に生成された符号データにした
がって入力データを有符号化するようにしたので、無符
号化における入力データの区別及び有符号化における入
力データの区別が不要となり、回路構成の簡単化及び変
換動作における制御信号の簡略化を図った符号変換回路
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る符号変換回路の構成
を示す図、第２図及び第３図は第１図に示す符号変換回
路のタイミングチャート図、第４図及び第５図は第１図
に示す符号変換回路の動作説明図、第６図及び第７図は
この発明の他の実施例の構成を示す図、第８図は有符号
の除算処理における除数、被除数に対する商及び剰余の
符号関係を示す図、第９図は従来の符号変換回路の一構
成例を示す図である。 １……加算器 ３……フリップフロップ回路 ５……制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】与えられる入力データあるいは前記入力デ
   ータの２の補数を算出して算出された入力データの２の
   補数をモード決定信号にしたがって選択して出力するこ
   とにより、前記入力データを無信号化あるいは所定の符
   号値に有符号化する演算手段と、 符号データを格納する格納手段と、 無符号化を指令した変換モード指令信号が与えられる
   と、入力データの符号を示す符号ビット信号にしたがっ
   て入力データを無符号化する旨のモード決定信号を前記
   演算手段に与えるとともに、前記符号ビット信号が一方
   の符号値である場合には前記格納手段の格納値を保持
   し、前記符号ビット信号が他方の符号値である場合には
   前記格納手段の格納値を反転し、有符号化を指令した変
   換モード指令信号が与えられると、前記格納手段から与
   えられる符号データにしたがって入力データを所定の符
   号値に有符号化するとともに、前記格納手段の格納値を
   保持する制御手段と を有することを特徴とする符号変換回路。