JPH0775307B2 - 狭パルス幅検出回路 - Google Patents
狭パルス幅検出回路Info
- Publication number
- JPH0775307B2 JPH0775307B2 JP63054275A JP5427588A JPH0775307B2 JP H0775307 B2 JPH0775307 B2 JP H0775307B2 JP 63054275 A JP63054275 A JP 63054275A JP 5427588 A JP5427588 A JP 5427588A JP H0775307 B2 JPH0775307 B2 JP H0775307B2
- Authority
- JP
- Japan
- Prior art keywords
- type flip
- flop
- input signal
- pulse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、狭パルス幅検出回路に関するものであり、詳
しくは、デジタルオシロスコープのグリッチトリガに好
適な回路に関するものである。
しくは、デジタルオシロスコープのグリッチトリガに好
適な回路に関するものである。
（従来の技術） デジタル回路では、タイミングミスや雑音のために生じ
る不必要な幅の狭いパルスに従って誤動作することがあ
る。すなわち、デジタル回路の誤動作の原因究明などに
あたっては、このような幅の狭いパルスを検出すること
が必要になる。
る不必要な幅の狭いパルスに従って誤動作することがあ
る。すなわち、デジタル回路の誤動作の原因究明などに
あたっては、このような幅の狭いパルスを検出すること
が必要になる。
第３図は、従来のこのような狭パルス幅検出回路の一例
を示す構成説明図である。第３図（Ａ）において、パル
ス入力信号INは直接ワンショットマルチバイブレータ１
に入力されるとともに、インバータ２を介してＤ形フリ
ップフロップ３のクロック端子に入力される。また、ワ
ンショットマルチバイブレータ１の出力ＱはＤ形フリッ
プフロップ３のデータ端子Ｄに入力される。
を示す構成説明図である。第３図（Ａ）において、パル
ス入力信号INは直接ワンショットマルチバイブレータ１
に入力されるとともに、インバータ２を介してＤ形フリ
ップフロップ３のクロック端子に入力される。また、ワ
ンショットマルチバイブレータ１の出力ＱはＤ形フリッ
プフロップ３のデータ端子Ｄに入力される。
（Ｂ）は、このような回路の動作を示すタイミングチャ
ートである。ワンショットマルチバイブレータ１はパル
ス入力信号INの立ち上がりに同期して一定幅Twのパルス
を出力する。パルス入力INがこのパルス幅Twよりも広い
ではＤ形フリップフロップ３の出力OUTはＬレベルの
ままであるが、Twよりも狭いではＤ形フリップフロッ
プ３はワンショットマルチバイブレータ２の出力Ｑをラ
ッチし、その出力OUTはＨレベルに変化する。これによ
り、所定幅Twより狭いパルスのみを検出できる。
ートである。ワンショットマルチバイブレータ１はパル
ス入力信号INの立ち上がりに同期して一定幅Twのパルス
を出力する。パルス入力INがこのパルス幅Twよりも広い
ではＤ形フリップフロップ３の出力OUTはＬレベルの
ままであるが、Twよりも狭いではＤ形フリップフロッ
プ３はワンショットマルチバイブレータ２の出力Ｑをラ
ッチし、その出力OUTはＨレベルに変化する。これによ
り、所定幅Twより狭いパルスのみを検出できる。
第４図は従来の他の回路例図である。（Ａ）において、
４は発振器であり、パルス入力信号INがＨレベルの時の
み所定の周期のパルスを出力する。この発振器４の出力
はダウンカウンタ５のクロック端子に入力されカウント
ダウンされる。一方、パルス入力信号INの反転信号はダ
ウンカウンタ５のロード端子Ｌに入力され、パルス入力
信号の立ち上がりにより設定値がセットされる。ダウン
カウンタ５がダウンカウントされてその出力がゼロにな
ると、ターミナルカウント信号TCがＬレベルになる。こ
のTCはＤ形フリップフロップ６により検出される。
４は発振器であり、パルス入力信号INがＨレベルの時の
み所定の周期のパルスを出力する。この発振器４の出力
はダウンカウンタ５のクロック端子に入力されカウント
ダウンされる。一方、パルス入力信号INの反転信号はダ
ウンカウンタ５のロード端子Ｌに入力され、パルス入力
信号の立ち上がりにより設定値がセットされる。ダウン
カウンタ５がダウンカウントされてその出力がゼロにな
ると、ターミナルカウント信号TCがＬレベルになる。こ
のTCはＤ形フリップフロップ６により検出される。
（Ｂ）のタイミングチャートに示すように、パルス入力
信号のパルス幅が広い時はのようにTCがＬレベルにな
ってＤ形フリップフロップ６の出力OUTはＬレベルにな
るが、パルス入力信号のパルス幅が狭い時はのように
TCがＬレベルにならずにＤ形フリップフロップ６の出力
OUTはＨレベルになる。これにより、幅の狭いパルスの
み検出できる。
信号のパルス幅が広い時はのようにTCがＬレベルにな
ってＤ形フリップフロップ６の出力OUTはＬレベルにな
るが、パルス入力信号のパルス幅が狭い時はのように
TCがＬレベルにならずにＤ形フリップフロップ６の出力
OUTはＨレベルになる。これにより、幅の狭いパルスの
み検出できる。
（発明が解決しようとする問題点） しかし、前者の構成によれば、ワンショットマルチバイ
ブレータ１の出力パルス幅TwはコンデンサＣおよび抵抗
Ｒの値によって変化するので温度，湿度あるいは経年変
化のためにTwがばらつき、正確に検出できないという欠
点がある。また、Twを変更するためにはコンデンサＣお
よび抵抗Ｒの値を変えなければならない。
ブレータ１の出力パルス幅TwはコンデンサＣおよび抵抗
Ｒの値によって変化するので温度，湿度あるいは経年変
化のためにTwがばらつき、正確に検出できないという欠
点がある。また、Twを変更するためにはコンデンサＣお
よび抵抗Ｒの値を変えなければならない。
一方、後者の構成によれば、ダウンカウンタ５に入力す
る設定値を変えることにより検出できるパルス幅を変え
ることはできるが、正確に測定するためには発振器４の
出力OSCの周波数を高くしなければならず、製作調整が
困難になるという欠点がある。
る設定値を変えることにより検出できるパルス幅を変え
ることはできるが、正確に測定するためには発振器４の
出力OSCの周波数を高くしなければならず、製作調整が
困難になるという欠点がある。
本発明は、これらの点に着目したものであり、その目的
は、比較的簡単な構成で正確に狭いパルス幅のパルスを
検出できる狭パルス幅検出回路を提供することにある。
は、比較的簡単な構成で正確に狭いパルス幅のパルスを
検出できる狭パルス幅検出回路を提供することにある。
（問題点を解決するための手段） 本発明は、 パルス入力信号が加えられる遅延素子と、 クロック端子にパルス入力信号が前記遅延素子を介して
加えられる第１のＤ形フリップフロップと、クロック端
子にパルス入力信号が直接加えられる第２のＤ形フリッ
プフロップと、これらＤ形フリップフロップの非反転出
力信号が加えられる排他的オアゲートとで構成され、第
１のＤ形フリップフロップの反転出力信号は第２のＤ形
フリップフロップのデータ端子に加えられて第２のＤ形
フリップフロップの非反転出力信号は第１のＤ形フリッ
プフロップのデータ端子に加えられ、前記パルス入力信
号の前端と前記遅延素子の出力信号の前端の時間幅に等
しい比較時間信号を出力する比較時間発生部と、 前記パルス入力信号およびこの比較時間発生部の出力信
号が入力され前記パルス入力信号の後端で前記比較時間
発生部の出力を検出するパルス検出部、 とを具備したことを特徴とする。
加えられる第１のＤ形フリップフロップと、クロック端
子にパルス入力信号が直接加えられる第２のＤ形フリッ
プフロップと、これらＤ形フリップフロップの非反転出
力信号が加えられる排他的オアゲートとで構成され、第
１のＤ形フリップフロップの反転出力信号は第２のＤ形
フリップフロップのデータ端子に加えられて第２のＤ形
フリップフロップの非反転出力信号は第１のＤ形フリッ
プフロップのデータ端子に加えられ、前記パルス入力信
号の前端と前記遅延素子の出力信号の前端の時間幅に等
しい比較時間信号を出力する比較時間発生部と、 前記パルス入力信号およびこの比較時間発生部の出力信
号が入力され前記パルス入力信号の後端で前記比較時間
発生部の出力を検出するパルス検出部、 とを具備したことを特徴とする。
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す構成説明図である。第
１図において、10は遅延素子であり、パルス入力信号IN
が加えられる。この遅延素子10は、外部から与えられる
データにより遅延時間を変えることができる。11は比較
時間発生部であり、２個のＤ形フリップフロップ111,11
2と排他的オアゲート113とで構成されている。Ｄ形フリ
ップフロップ111のクロック端子には遅延素子10の出力
信号が加えられ、データ端子ＤにはＤ形フリップフロッ
プ112の非反転出力Ｑが加えられ、非反転出力Ｑは排他
的オアゲート113の一方の入力端子に加えられ、反転出
力Ｑ′はＤ形フリップフロップ112のデータ端子Ｄに加
えられている。Ｄ形フリップフロップ112のクロック端
子にはパルス入力信号INが直接加えられ、非反転出力Ｑ
は排他的オアゲート113の他方の入力端子にも加えられ
ている。12は狭パルス検出部であり、Ｄ形フリップフロ
ップ121,遅延素子122およびインバータ123とで構成され
ている。Ｄ形フリップフロップ121のデータ端子Ｄには
排他的オアゲート113の出力信号が加えられ、非反転出
力Ｑは出力信号OUTとして取り出される。パルス入力信
号INは遅延素子122に加えられ、この遅延素子122の出力
信号はインバータ123で反転されてＤ形フリップフロッ
プ121のクロック端子に加えられている。
１図において、10は遅延素子であり、パルス入力信号IN
が加えられる。この遅延素子10は、外部から与えられる
データにより遅延時間を変えることができる。11は比較
時間発生部であり、２個のＤ形フリップフロップ111,11
2と排他的オアゲート113とで構成されている。Ｄ形フリ
ップフロップ111のクロック端子には遅延素子10の出力
信号が加えられ、データ端子ＤにはＤ形フリップフロッ
プ112の非反転出力Ｑが加えられ、非反転出力Ｑは排他
的オアゲート113の一方の入力端子に加えられ、反転出
力Ｑ′はＤ形フリップフロップ112のデータ端子Ｄに加
えられている。Ｄ形フリップフロップ112のクロック端
子にはパルス入力信号INが直接加えられ、非反転出力Ｑ
は排他的オアゲート113の他方の入力端子にも加えられ
ている。12は狭パルス検出部であり、Ｄ形フリップフロ
ップ121,遅延素子122およびインバータ123とで構成され
ている。Ｄ形フリップフロップ121のデータ端子Ｄには
排他的オアゲート113の出力信号が加えられ、非反転出
力Ｑは出力信号OUTとして取り出される。パルス入力信
号INは遅延素子122に加えられ、この遅延素子122の出力
信号はインバータ123で反転されてＤ形フリップフロッ
プ121のクロック端子に加えられている。
このように構成された回路の動作を第２図のタイミング
チャートを用いて説明する。
チャートを用いて説明する。
初期状態では、各Ｄ形フリップフロップ111,112および1
21はリセットされていて、Ｑ出力はＬレベルになってい
るものとする。時刻でパルス入力信号INが立ち上がる
と、このパルス入力信号INはＤ形フリップフロップ112
のクロック端子に直接加えられる。一方、パルス入力信
号INはＤ形フリップフロップ111のクロック端子には遅
延素子10により時間Tdだけ遅延された時刻に加えられ
る。また、Ｄ形フリップフロップ112のＱ出力はＤ形フ
リップフロップ111のデータ端子Ｄに加えられ、Ｄ形フ
リップフロップ111のＱ′出力はＤ形フリップフロップ1
12のデータ端子Ｄに加えられる。これにより、Ｄ形フリ
ップフロップ112はパルス入力信号INの立ち上がりでト
リガされてそのＱ出力は反転し、Ｄ形フリップフロップ
111はＤ形フリップフロップ112のＱ出力反転後の遅延素
子10の出力信号DLの立ち上がりによりトリガされてその
Ｑ出力は反転する。以後、このような動作を繰り返す。
排他的オアゲート113には、これらＤ形フリップフロッ
プ111,112のＱ出力が加えられている。これにより、排
他的オアゲート113からパルス入力信号INに同期した比
較時間信号FTが出力されることになる。このようにして
排他的オアゲート113から出力される比較時間信号FTの
パルス幅は遅延素子10に設定された遅延時間Tdと等し
く、前述のように任意に変えることができる。
21はリセットされていて、Ｑ出力はＬレベルになってい
るものとする。時刻でパルス入力信号INが立ち上がる
と、このパルス入力信号INはＤ形フリップフロップ112
のクロック端子に直接加えられる。一方、パルス入力信
号INはＤ形フリップフロップ111のクロック端子には遅
延素子10により時間Tdだけ遅延された時刻に加えられ
る。また、Ｄ形フリップフロップ112のＱ出力はＤ形フ
リップフロップ111のデータ端子Ｄに加えられ、Ｄ形フ
リップフロップ111のＱ′出力はＤ形フリップフロップ1
12のデータ端子Ｄに加えられる。これにより、Ｄ形フリ
ップフロップ112はパルス入力信号INの立ち上がりでト
リガされてそのＱ出力は反転し、Ｄ形フリップフロップ
111はＤ形フリップフロップ112のＱ出力反転後の遅延素
子10の出力信号DLの立ち上がりによりトリガされてその
Ｑ出力は反転する。以後、このような動作を繰り返す。
排他的オアゲート113には、これらＤ形フリップフロッ
プ111,112のＱ出力が加えられている。これにより、排
他的オアゲート113からパルス入力信号INに同期した比
較時間信号FTが出力されることになる。このようにして
排他的オアゲート113から出力される比較時間信号FTの
パルス幅は遅延素子10に設定された遅延時間Tdと等し
く、前述のように任意に変えることができる。
一方、パルス入力信号INは、遅延素子122により比較時
間発生部11を構成するＤ形フリップフロップ111,112お
よび排他的オアゲート113の遅延分が補償された後（第
２図では遅延分は零としている）、インバータ123を介
してＤ形フリップフロップ121のクロック端子にクロッ
ク入力EGとして加えられる。従って、Ｄ形フリップフロ
ップ121は、時刻におけるパルス入力信号INの立ち下
がりに同期して比較時間信号FTをサンプリングする。こ
こで、時刻から時刻にわたるパルス入力信号INのパ
ルス幅T1は遅延素子10に設定された遅延時間Tdより長い
ので、Ｄ形フリップフロップ121のＱ出力はＬレベルの
ままであり、出力OUTはＬレベルに保たれる。これに対
し、時刻から時刻に示すようにパルス入力信号INの
パルス幅T2が遅延素子10に設定された遅延時間Tdより短
くなると、比較時間信号FTは時刻から時刻に示すよ
うにパルス入力信号INのパルス幅T2よりも長い時間Ｈレ
ベルになり、Ｄ形フリップフロップ121は時刻におけ
るクロック入力EGの立ち上がりでＨレベルの比較時間信
号FTをサンプリングする。これにより、Ｑ出力は反転し
てＨレベルになって出力OUTもＨレベルになり、パルス
入力信号INのパルス幅が遅延素子10の設定遅延時間Tdよ
り短いもののみを検出することができる。そして、遅延
素子は一般に分布定数素子であることから周囲温度の影
響を受けにくく、検出するパルス幅の上限が安定になる
という効果もある。
間発生部11を構成するＤ形フリップフロップ111,112お
よび排他的オアゲート113の遅延分が補償された後（第
２図では遅延分は零としている）、インバータ123を介
してＤ形フリップフロップ121のクロック端子にクロッ
ク入力EGとして加えられる。従って、Ｄ形フリップフロ
ップ121は、時刻におけるパルス入力信号INの立ち下
がりに同期して比較時間信号FTをサンプリングする。こ
こで、時刻から時刻にわたるパルス入力信号INのパ
ルス幅T1は遅延素子10に設定された遅延時間Tdより長い
ので、Ｄ形フリップフロップ121のＱ出力はＬレベルの
ままであり、出力OUTはＬレベルに保たれる。これに対
し、時刻から時刻に示すようにパルス入力信号INの
パルス幅T2が遅延素子10に設定された遅延時間Tdより短
くなると、比較時間信号FTは時刻から時刻に示すよ
うにパルス入力信号INのパルス幅T2よりも長い時間Ｈレ
ベルになり、Ｄ形フリップフロップ121は時刻におけ
るクロック入力EGの立ち上がりでＨレベルの比較時間信
号FTをサンプリングする。これにより、Ｑ出力は反転し
てＨレベルになって出力OUTもＨレベルになり、パルス
入力信号INのパルス幅が遅延素子10の設定遅延時間Tdよ
り短いもののみを検出することができる。そして、遅延
素子は一般に分布定数素子であることから周囲温度の影
響を受けにくく、検出するパルス幅の上限が安定になる
という効果もある。
なお、上記実施例では遅延素子10として遅延時間が可変
のものを用いたが、検出する上限パルス幅が固定である
場合には遅延時間が固定のものを用いてもよい。
のものを用いたが、検出する上限パルス幅が固定である
場合には遅延時間が固定のものを用いてもよい。
また、上記実施例ではパルス入力信号INの正極性パルス
に着目したが、負極性パルスに着目したい場合にはパル
ス入力信号INをインバータを介して入力すればよい。
に着目したが、負極性パルスに着目したい場合にはパル
ス入力信号INをインバータを介して入力すればよい。
（発明の効果） 以上説明したように、本発明によれば、比較的簡単な構
成で正確に狭いパルス幅のパルスを検出できる狭パルス
幅検出回路が実現でき、実用上の効果は大きい。
成で正確に狭いパルス幅のパルスを検出できる狭パルス
幅検出回路が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示す構成説明図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図および第４図は従来の狭パルス幅検出回路の説明図
である。 10,122……遅延素子、11……比較時間発生部、111,112,
121……Ｄ形フリップフロップ、113……排他的オアゲー
ト、12……狭パルス検出部、123……インバータ。
第１図の動作を説明するためのタイミングチャート、第
３図および第４図は従来の狭パルス幅検出回路の説明図
である。 10,122……遅延素子、11……比較時間発生部、111,112,
121……Ｄ形フリップフロップ、113……排他的オアゲー
ト、12……狭パルス検出部、123……インバータ。
Claims (1)
- 【請求項１】パルス入力信号が加えられる遅延素子と、 クロック端子にパルス入力信号が前記遅延素子を介して
加えられる第１のＤ形フリップフロップと、クロック端
子にパルス入力信号が直接加えられる第２のＤ形フリッ
プフロップと、これらＤ形フリップフロップの非反転出
力信号が加えられる排他的オアゲートとで構成され、第
１のＤ形フリップフロップの反転出力信号は第２のＤ形
フリップフロップのデータ端子に加えられて第２のＤ形
フリップフロップの非反転出力信号は第１のＤ形フリッ
プフロップのデータ端子に加えられ、前記パルス入力信
号の前端と前記遅延素子の出力信号の前端の時間幅に等
しい比較時間信号を出力する比較時間発生部と、 前記パルス入力信号およびこの比較時間発生部の出力信
号が入力され前記パルス入力信号の後端で前記比較時間
発生部の出力を検出するパルス検出部、 とを具備したことを特徴とする狭パルス幅検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054275A JPH0775307B2 (ja) | 1988-03-08 | 1988-03-08 | 狭パルス幅検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054275A JPH0775307B2 (ja) | 1988-03-08 | 1988-03-08 | 狭パルス幅検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01227969A JPH01227969A (ja) | 1989-09-12 |
| JPH0775307B2 true JPH0775307B2 (ja) | 1995-08-09 |
Family
ID=12966021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054275A Expired - Lifetime JPH0775307B2 (ja) | 1988-03-08 | 1988-03-08 | 狭パルス幅検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775307B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542046A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Logic circuit |
| JPS57152725A (en) * | 1981-03-17 | 1982-09-21 | Honda Motor Co Ltd | Discriminating circuit for signal pulse width |
-
1988
- 1988-03-08 JP JP63054275A patent/JPH0775307B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01227969A (ja) | 1989-09-12 |
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