JPH0777290B2 - 電子回路 - Google Patents
電子回路Info
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- JPH0777290B2 JPH0777290B2 JP2320371A JP32037190A JPH0777290B2 JP H0777290 B2 JPH0777290 B2 JP H0777290B2 JP 2320371 A JP2320371 A JP 2320371A JP 32037190 A JP32037190 A JP 32037190A JP H0777290 B2 JPH0777290 B2 JP H0777290B2
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- jumper
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- memory
- capacitor
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【産業上の利用分野】 本発明は電子回路に関し、詳しくは表面実装型の素子を
回路基板上に実装した電子回路に関する。
回路基板上に実装した電子回路に関する。
回路基板上に各種の素子を実装したタイプの電子回路に
おいて、いわゆるジャンパ素子が用いられる場合があ
る。ジャンパ素子は、必要に応じて回路基板上の所定の
ランドの上に設置され、ジャンパとしての機能のみを果
たす素子である。 ジャンパ素子は、例えば、メモリを増設可能な電子回路
において、実装したメモリの容量をCPU側に指示する周
辺回路の構成要素として用いられる。また、水晶発振器
等の発振器（クロック）を設置することによってCPUの
クロック周波数を変更可能な電子回路において、発振器
のクロック周波数を他の回路（例えば他のCPU）に指示
する周辺回路の構成要素として用いられる。
おいて、いわゆるジャンパ素子が用いられる場合があ
る。ジャンパ素子は、必要に応じて回路基板上の所定の
ランドの上に設置され、ジャンパとしての機能のみを果
たす素子である。 ジャンパ素子は、例えば、メモリを増設可能な電子回路
において、実装したメモリの容量をCPU側に指示する周
辺回路の構成要素として用いられる。また、水晶発振器
等の発振器（クロック）を設置することによってCPUの
クロック周波数を変更可能な電子回路において、発振器
のクロック周波数を他の回路（例えば他のCPU）に指示
する周辺回路の構成要素として用いられる。
従来の電子回路では、上述のようにジャンパ機能のみを
有するジャンパ素子を用いていたので、電子回路全体の
素子数を増加させ、組立工数も増加してしまうという問
題があった。この結果、コストアップの要因にもなって
いた。また、電子回路組立上、ジャンパの取り付けを誤
ることも考えられた。 さらに、回路基板上にジャンパ素子のためのランドを設
けなければならないので、回路基板上のランドパター
ン、配線パターンの設計が複雑になるという問題もあっ
た。この結果、電子回路の実質的な実装密度も低下して
しまう。 本発明の電子回路は、上記問題点を解決し、専用のジャ
ンパ素子を用いることなくジャパ機能を実現することを
目的とする。 かかる目的を達成する本発明の構成について以下説明す
る。
有するジャンパ素子を用いていたので、電子回路全体の
素子数を増加させ、組立工数も増加してしまうという問
題があった。この結果、コストアップの要因にもなって
いた。また、電子回路組立上、ジャンパの取り付けを誤
ることも考えられた。 さらに、回路基板上にジャンパ素子のためのランドを設
けなければならないので、回路基板上のランドパター
ン、配線パターンの設計が複雑になるという問題もあっ
た。この結果、電子回路の実質的な実装密度も低下して
しまう。 本発明の電子回路は、上記問題点を解決し、専用のジャ
ンパ素子を用いることなくジャパ機能を実現することを
目的とする。 かかる目的を達成する本発明の構成について以下説明す
る。
本発明の請求項１の電子回路は、 メモリ，演算素子等の回路素子と、 該回路素子に対応して設けられ、該回路素子の周辺回路
を構成する抵抗器，コンデンサ，発振素子等の表面実装
型素子と、 ジャンパパターンを備え、該ジャンパパターンの接続／
非接続により、前記回路素子の実装状態に対応した電気
的な状態を設定する設定回路と、 該回路素子および表面実装型素子が実装され、前記表面
実装型素子が実装されたとき、該表面実装型素子の内部
回路に接続された少なくとも一つの端子部自身により前
記設定回路のジャンパパターンが接続状態とされる回路
基板と を備えることを要旨とする。 また、請求項２の電子回路は、 メモリ素子と、 該メモリ素子に対応してその電源ラインに接続して実装
される表面実装型のコンデンサと、 前記メモリ素子および該コンデンサが実装されたとき、
メモリモジュールを構成する回路基板と を備えた電子回路であって、 前記回路基板の一部としてジャンパパターンを備え、該
ジャンパパターンの接続／非接続により、前記メモリ素
子の実装状態に対応した信号を出力する設定回路を有
し、 該ジャンパパターンは、前記表面実装型のコンデンサが
実装されたとき、該コンデンサの一つの端子部により、
該ジャンパパターンの一つが接続状態とされる位置に形
成されたこと を要旨とする。
を構成する抵抗器，コンデンサ，発振素子等の表面実装
型素子と、 ジャンパパターンを備え、該ジャンパパターンの接続／
非接続により、前記回路素子の実装状態に対応した電気
的な状態を設定する設定回路と、 該回路素子および表面実装型素子が実装され、前記表面
実装型素子が実装されたとき、該表面実装型素子の内部
回路に接続された少なくとも一つの端子部自身により前
記設定回路のジャンパパターンが接続状態とされる回路
基板と を備えることを要旨とする。 また、請求項２の電子回路は、 メモリ素子と、 該メモリ素子に対応してその電源ラインに接続して実装
される表面実装型のコンデンサと、 前記メモリ素子および該コンデンサが実装されたとき、
メモリモジュールを構成する回路基板と を備えた電子回路であって、 前記回路基板の一部としてジャンパパターンを備え、該
ジャンパパターンの接続／非接続により、前記メモリ素
子の実装状態に対応した信号を出力する設定回路を有
し、 該ジャンパパターンは、前記表面実装型のコンデンサが
実装されたとき、該コンデンサの一つの端子部により、
該ジャンパパターンの一つが接続状態とされる位置に形
成されたこと を要旨とする。
上記構成を有する本発明の電子回路は、メモリ，演算素
子等の回路素子と、この回路素子に対応して設けられ、
この回路素子の周辺回路を構成する抵抗器，コデンサ，
発振素子等の表面実装型素子とが回路基板上に実装され
る。また、回路基板上には、ジャンパパターンの接続／
非接続により、前記回路素子の実装状態に対応した電気
的な状態を設定する設定回路が形成されている。そし
て、回路素子および表面実装型素子が実装され、前記表
面実装型素子が実装されたとき、その表面実装型素子の
内部回路に接続された少なくとも一つの端子部自身によ
り前記設定回路のジャンパパターンが接続状態とされ
る。 すなわち、回路素子の周辺回路を構成するために必要と
され、ある程度の面積にわたって一つの端子部が形成さ
れている表面実装型素子のその端子部を、接続／非接続
により回路素子の実装状態に対応した電気的な状態を設
定する設定回路のジャンパパターンに配置して、ジャン
パパターンの接続状況を変化させるのである。換言する
ならば、回路素子の周辺回路を構成するために必要とさ
れる表面実装型素子の一つの端子部は、内部回路に接続
されてそれ自身の役割りを果たすと同時に、設定回路の
ジャンパパターンを接続するジャンパ素子としての作用
を奏しているのである。 なお、回路素子がメモリ素子であり、表面実装型素子が
そのメモリ素子に対応して電源ラインに接続して実装さ
れるコンデンサであり、これらのメモリ素子およびコン
デンサが実装されたときメモリモジュールを構成する回
路基板を備えた電子回路にあっては、メモリ素子の実装
状態を他の電子回路に連絡するための信号を出力する設
定回路が必要となる場合がある。従って、この設定回路
をジャンパパターンの接続／非接続に応じた信号を出力
するよう構成し、表面実装型のコンデンサが実装された
とき、このコンデンサの一つの端子部により設定回路の
ジャンパパターンが接続状態とされる構成をとれば、メ
モリ素子の実装状態に応じた信号を確実に出力すること
ができる。
子等の回路素子と、この回路素子に対応して設けられ、
この回路素子の周辺回路を構成する抵抗器，コデンサ，
発振素子等の表面実装型素子とが回路基板上に実装され
る。また、回路基板上には、ジャンパパターンの接続／
非接続により、前記回路素子の実装状態に対応した電気
的な状態を設定する設定回路が形成されている。そし
て、回路素子および表面実装型素子が実装され、前記表
面実装型素子が実装されたとき、その表面実装型素子の
内部回路に接続された少なくとも一つの端子部自身によ
り前記設定回路のジャンパパターンが接続状態とされ
る。 すなわち、回路素子の周辺回路を構成するために必要と
され、ある程度の面積にわたって一つの端子部が形成さ
れている表面実装型素子のその端子部を、接続／非接続
により回路素子の実装状態に対応した電気的な状態を設
定する設定回路のジャンパパターンに配置して、ジャン
パパターンの接続状況を変化させるのである。換言する
ならば、回路素子の周辺回路を構成するために必要とさ
れる表面実装型素子の一つの端子部は、内部回路に接続
されてそれ自身の役割りを果たすと同時に、設定回路の
ジャンパパターンを接続するジャンパ素子としての作用
を奏しているのである。 なお、回路素子がメモリ素子であり、表面実装型素子が
そのメモリ素子に対応して電源ラインに接続して実装さ
れるコンデンサであり、これらのメモリ素子およびコン
デンサが実装されたときメモリモジュールを構成する回
路基板を備えた電子回路にあっては、メモリ素子の実装
状態を他の電子回路に連絡するための信号を出力する設
定回路が必要となる場合がある。従って、この設定回路
をジャンパパターンの接続／非接続に応じた信号を出力
するよう構成し、表面実装型のコンデンサが実装された
とき、このコンデンサの一つの端子部により設定回路の
ジャンパパターンが接続状態とされる構成をとれば、メ
モリ素子の実装状態に応じた信号を確実に出力すること
ができる。
以上説明した本発明の構成・作用を一層明らかにするた
めに、以下本発明の電子回路の好適な実施例について説
明する。 第１図は、本発明の一実施例としての電子回路の一部を
示す斜視図である。この電子回路は、プリント基板１
と、RAM2と、バイパスコンデンサ３とを備えている。RA
M2,バイパスコンデンサ３は、プリント基板１上に仮止
めされて自動半田槽に搬入され、プリント基板１に半田
付けされる。 RAM2の複数のリード21は、プリント基板１上に形成され
た複数のランド41にそれぞれ接続されている。プリント
基板１上には、各ランド41間に接続する配線パターン６
が形成されている。 バイパスコンデンサ３は、表面実装型の素子であり、そ
の両端の表面上には、それぞれ全周にわたって形成され
た端子部31,32が備えられている。これらの端子部31,32
は、プリント基板１上に形成されたランド51,52,53に接
続されている。図示するように、第１の端子部31は、互
いに分離された２つのランド51,52に接続されており、
第２の端子部32は、１つのランド53に接続されている。
後述するように、第１の端子部31と２つのランド51,52
とによってジャンパパターンが形成されている。 ランド51は、プリント基板１の他の配線パターンを介し
て接地されており、また、図示するように配線パターン
６を介してRAM2の接地用のランド41にも接続されてい
る。さらに、ランド53と、RAM2の電源用のランド（図示
せず）とは、プリント基板１に形成された配線を介し
て、RAM用の電源ライン（図示せず）に接続されてい
る。 なお、この電子回路の全体は、このほかにも多数の回路
を備えており、それらの配線も複雑に配置されている
が、図示の便宜上省略している。 第２図は、第１図に示す回路部分の伝奇的構成を示すブ
ロック図である。 バイパスコンデンサ３は、RAM2の電源ＶCCと接地電位GN
Dとの間に、RAM2と並列に接続されている。このバイパ
スコンデンサ３は、RAM2の動作時に生じ易い電源電圧の
低下を防止し、これによって、電圧低下に起因するRAM
の誤動作を防止する機能を有する。 前述したように、バイパスコンデンサ３のための３つの
ランド51,52,53のうち、第１のランド51は接地され、第
３のランド53はRAM用の電源ＶCCに接続されている。ま
た、第２のランド52は、接続点７において、プルアップ
抵抗器R1を介して電源ＶCCに接続されている。 バイパスコンデンサ３が実装された場合には、２つのラ
ンド51,52の間がバイパスコンデンサ３の第１の端子部3
1によって接続され、接続点７の電位V2は接地電位にな
る。この電位V2に基づいて、RAM2が実装されたことを指
示する信号がCPU（図示せず）に与えられる。この結
果、CPUはRAM2が実装された主記憶やEMSのメモリ空間を
認識して、このメモリ空間を有効利用することができ
る。 一方、バイパスコンデンサ３が実装されない場合には、
電源ＶCCによって接続点７の電位V2が引き上げられてお
り、この電位V2に基づいて、RAM2が実装されていないこ
とを指示する信号がCPUに与えられる。 すなわち、バイパスコンデンサ３の第１の端子部31はジ
ャンパとしての役割りを有しており、バイパスコンデン
サ３は、ジャンパ素子としての機能も実現していること
になる。この場合、第１の端子部31と２つのランド51,5
2とで、ジャンパパターンが形成されるのである。 また、バイパスコンデンサ３は、RAM2の周辺回路の構成
要素であり、RAM2がプリント基板１上に実装された場合
にのみ実装されるから、ジャンパの設定と実際に実装さ
れているRAM2の構成が異なるということがない。従っ
て、電子回路を組み立てる上での信頼性が著しく向上す
る。 なお、複数のRAMを実装可能な電子回路では、各RAMに対
応してバイパスコンデンサが１つずつ設けられる。従っ
て、例えばスタティックRAMのように１個単位で増設さ
れる場合には、各バイパスコンデンサ３によりジャンパ
パターンを形成してRAM1個単位で識別用の信号を出力す
るよう構成すれば良い。また、通常のダイナミックRAM
のように所定個数のRAMを一組として実装する電子回路
では、一組の複数のRAMとともに実装される複数のバイ
パスコンデンサのうち、１つがジャンパとしての機能を
果たせばよい。この場合には、第２図の接続点７の電位
V2に基づいてCPUに与えられる信号は、その一組のRAMが
実装されたことを示すことになる。 以上の本発明の実施例について説明したが、本発明はこ
うした実施例に何等限定されるものではなく、本発明の
要旨を逸脱しない範囲において、種々なる態様で実施し
得ることは勿論である。 例えば、この発明を、水晶発振器等の発振器（クロッ
ク）を設置することによってCPUのクロック周波数を変
更可能な電子回路に適用することができる。この場合に
は、発振器を表面実装型素子とし、発振器の端子部とプ
リント基板上のランドとでジャンパパターンを形成す
る。そして、上記実施例と同様に、このジャンパパター
ンに従って生成された信号に基づいて、その発振器のク
ロック周波数を指示する信号が他の回路（例えば他のCP
U）に与えられる。 なお、ジャンパパターンを含めた周辺回路は、第２図に
示すような回路に限らず、一般に、ジャンパ部を有する
回路であればどのようなものでもよい。 上記実施例では、表面実装型の素子として、コンデンサ
を用いた電子回路の例について説明したが、本発明は、
上述した発振素子や抵抗器などの他の表面実装型素子を
用いた電子回路にも適用できる。 なお、表面実装型素子の端子部は、その全周にわたって
形成されている必要はなく、２つの分離されたランドを
接続できるような、ある程度の面積を有する端子部であ
ればよい。 第１図および第２図の例では、１つの端子部31がジャパ
パターンを形成していたが、一般に、表面実装型素子が
複数の端子部を有する場合には、少なくとも一つの端子
部がジャンパパターンを形成していればよい。従って、
両側の端子部をそれぞれジャパパターンの形成に利用す
ることも可能である。
めに、以下本発明の電子回路の好適な実施例について説
明する。 第１図は、本発明の一実施例としての電子回路の一部を
示す斜視図である。この電子回路は、プリント基板１
と、RAM2と、バイパスコンデンサ３とを備えている。RA
M2,バイパスコンデンサ３は、プリント基板１上に仮止
めされて自動半田槽に搬入され、プリント基板１に半田
付けされる。 RAM2の複数のリード21は、プリント基板１上に形成され
た複数のランド41にそれぞれ接続されている。プリント
基板１上には、各ランド41間に接続する配線パターン６
が形成されている。 バイパスコンデンサ３は、表面実装型の素子であり、そ
の両端の表面上には、それぞれ全周にわたって形成され
た端子部31,32が備えられている。これらの端子部31,32
は、プリント基板１上に形成されたランド51,52,53に接
続されている。図示するように、第１の端子部31は、互
いに分離された２つのランド51,52に接続されており、
第２の端子部32は、１つのランド53に接続されている。
後述するように、第１の端子部31と２つのランド51,52
とによってジャンパパターンが形成されている。 ランド51は、プリント基板１の他の配線パターンを介し
て接地されており、また、図示するように配線パターン
６を介してRAM2の接地用のランド41にも接続されてい
る。さらに、ランド53と、RAM2の電源用のランド（図示
せず）とは、プリント基板１に形成された配線を介し
て、RAM用の電源ライン（図示せず）に接続されてい
る。 なお、この電子回路の全体は、このほかにも多数の回路
を備えており、それらの配線も複雑に配置されている
が、図示の便宜上省略している。 第２図は、第１図に示す回路部分の伝奇的構成を示すブ
ロック図である。 バイパスコンデンサ３は、RAM2の電源ＶCCと接地電位GN
Dとの間に、RAM2と並列に接続されている。このバイパ
スコンデンサ３は、RAM2の動作時に生じ易い電源電圧の
低下を防止し、これによって、電圧低下に起因するRAM
の誤動作を防止する機能を有する。 前述したように、バイパスコンデンサ３のための３つの
ランド51,52,53のうち、第１のランド51は接地され、第
３のランド53はRAM用の電源ＶCCに接続されている。ま
た、第２のランド52は、接続点７において、プルアップ
抵抗器R1を介して電源ＶCCに接続されている。 バイパスコンデンサ３が実装された場合には、２つのラ
ンド51,52の間がバイパスコンデンサ３の第１の端子部3
1によって接続され、接続点７の電位V2は接地電位にな
る。この電位V2に基づいて、RAM2が実装されたことを指
示する信号がCPU（図示せず）に与えられる。この結
果、CPUはRAM2が実装された主記憶やEMSのメモリ空間を
認識して、このメモリ空間を有効利用することができ
る。 一方、バイパスコンデンサ３が実装されない場合には、
電源ＶCCによって接続点７の電位V2が引き上げられてお
り、この電位V2に基づいて、RAM2が実装されていないこ
とを指示する信号がCPUに与えられる。 すなわち、バイパスコンデンサ３の第１の端子部31はジ
ャンパとしての役割りを有しており、バイパスコンデン
サ３は、ジャンパ素子としての機能も実現していること
になる。この場合、第１の端子部31と２つのランド51,5
2とで、ジャンパパターンが形成されるのである。 また、バイパスコンデンサ３は、RAM2の周辺回路の構成
要素であり、RAM2がプリント基板１上に実装された場合
にのみ実装されるから、ジャンパの設定と実際に実装さ
れているRAM2の構成が異なるということがない。従っ
て、電子回路を組み立てる上での信頼性が著しく向上す
る。 なお、複数のRAMを実装可能な電子回路では、各RAMに対
応してバイパスコンデンサが１つずつ設けられる。従っ
て、例えばスタティックRAMのように１個単位で増設さ
れる場合には、各バイパスコンデンサ３によりジャンパ
パターンを形成してRAM1個単位で識別用の信号を出力す
るよう構成すれば良い。また、通常のダイナミックRAM
のように所定個数のRAMを一組として実装する電子回路
では、一組の複数のRAMとともに実装される複数のバイ
パスコンデンサのうち、１つがジャンパとしての機能を
果たせばよい。この場合には、第２図の接続点７の電位
V2に基づいてCPUに与えられる信号は、その一組のRAMが
実装されたことを示すことになる。 以上の本発明の実施例について説明したが、本発明はこ
うした実施例に何等限定されるものではなく、本発明の
要旨を逸脱しない範囲において、種々なる態様で実施し
得ることは勿論である。 例えば、この発明を、水晶発振器等の発振器（クロッ
ク）を設置することによってCPUのクロック周波数を変
更可能な電子回路に適用することができる。この場合に
は、発振器を表面実装型素子とし、発振器の端子部とプ
リント基板上のランドとでジャンパパターンを形成す
る。そして、上記実施例と同様に、このジャンパパター
ンに従って生成された信号に基づいて、その発振器のク
ロック周波数を指示する信号が他の回路（例えば他のCP
U）に与えられる。 なお、ジャンパパターンを含めた周辺回路は、第２図に
示すような回路に限らず、一般に、ジャンパ部を有する
回路であればどのようなものでもよい。 上記実施例では、表面実装型の素子として、コンデンサ
を用いた電子回路の例について説明したが、本発明は、
上述した発振素子や抵抗器などの他の表面実装型素子を
用いた電子回路にも適用できる。 なお、表面実装型素子の端子部は、その全周にわたって
形成されている必要はなく、２つの分離されたランドを
接続できるような、ある程度の面積を有する端子部であ
ればよい。 第１図および第２図の例では、１つの端子部31がジャパ
パターンを形成していたが、一般に、表面実装型素子が
複数の端子部を有する場合には、少なくとも一つの端子
部がジャンパパターンを形成していればよい。従って、
両側の端子部をそれぞれジャパパターンの形成に利用す
ることも可能である。
以上詳述したように、本発明の電子回路によれば、回路
素子に対応して設けられ、回路素子の周辺回路を構成す
る表面実装型素子の少なくとも一つの端子部を、接続／
非接続により回路素子の実装状態に対応した電気的な状
態を設定する設定回路のジャンパパターンに配置するこ
とで、表面実装型素子の一つの端子部をジャンパパター
ン接続用のジャンパ素子として兼用するのである。 すなわち、専用のジャンパ素子に代わって、内部回路に
接続される表面実装型素子という電子回路の構成に必要
とされる素子の一つの端子部を用いるのであり、部品点
数の削減とそれに伴った部品管理、在庫管理、組立工数
の低減が達成される。 また、回路素子に対応して設けられる表面実装型素子を
回路のジャンパパターン接続用として利用しているた
め、回路素子の実装状態に確実に対応したジャンパパタ
ーンの接続／非接続の設定が行なわれ、設定回路の設定
誤りが排除され、回路素子の実装状態に応じた電子回路
の機能が常に発揮できる。 特に、回路素子のメモリ素子であり、表面実装型素子が
そのメモリ素子に対応して電源ラインに接続されるコン
デンサであるメモリモジュールにおいて、表面実装型の
コンデンサの一つの端子部により設定回路のジャンパパ
ターンを接続状態にする本願発明の構成を採用すれば、
メモリ素子の実装に伴って実装されるコンデンサにより
設定回路のジャンパパターンの接続も完了する。従っ
て、メモリ素子の実装容量を外部に示す信号の設定に誤
りを生じる可能性がなく、メモリモジュールに実装され
た総てのメモリ素子を適切に利用できることになる。
素子に対応して設けられ、回路素子の周辺回路を構成す
る表面実装型素子の少なくとも一つの端子部を、接続／
非接続により回路素子の実装状態に対応した電気的な状
態を設定する設定回路のジャンパパターンに配置するこ
とで、表面実装型素子の一つの端子部をジャンパパター
ン接続用のジャンパ素子として兼用するのである。 すなわち、専用のジャンパ素子に代わって、内部回路に
接続される表面実装型素子という電子回路の構成に必要
とされる素子の一つの端子部を用いるのであり、部品点
数の削減とそれに伴った部品管理、在庫管理、組立工数
の低減が達成される。 また、回路素子に対応して設けられる表面実装型素子を
回路のジャンパパターン接続用として利用しているた
め、回路素子の実装状態に確実に対応したジャンパパタ
ーンの接続／非接続の設定が行なわれ、設定回路の設定
誤りが排除され、回路素子の実装状態に応じた電子回路
の機能が常に発揮できる。 特に、回路素子のメモリ素子であり、表面実装型素子が
そのメモリ素子に対応して電源ラインに接続されるコン
デンサであるメモリモジュールにおいて、表面実装型の
コンデンサの一つの端子部により設定回路のジャンパパ
ターンを接続状態にする本願発明の構成を採用すれば、
メモリ素子の実装に伴って実装されるコンデンサにより
設定回路のジャンパパターンの接続も完了する。従っ
て、メモリ素子の実装容量を外部に示す信号の設定に誤
りを生じる可能性がなく、メモリモジュールに実装され
た総てのメモリ素子を適切に利用できることになる。
第１図は、この発明の一実施例としての電子回路を示す
斜視図、 第２図は、電子回路の電気的構成を示すブロック図であ
る。 １……プリント基板、２……RAM ３……バイパスコンデンサ ６……配線、７……接続点 21……リード、31,32……端子部 41,51,52,53……ランド R1……プルアップ用抵抗器 ＶCC……電源
斜視図、 第２図は、電子回路の電気的構成を示すブロック図であ
る。 １……プリント基板、２……RAM ３……バイパスコンデンサ ６……配線、７……接続点 21……リード、31,32……端子部 41,51,52,53……ランド R1……プルアップ用抵抗器 ＶCC……電源
Claims (2)
- 【請求項１】メモリ，演算素子等の回路素子と、 該回路素子に対応して設けられ、該回路素子の周辺回路
を構成する抵抗器，コンデンサ，発振素子等の表面実装
型素子と、 ジャンパパターンを備え、該ジャンパパターンの接続／
非接続により、前記回路素子の実装状態に対応した電気
的な状態を設定する設定回路と、 該回路素子および表面実装型素子が実装され、前記表面
実装型素子が実装されたとき、該表面実装型素子の内部
回路に接続された少なくとも一つの端子部自身により前
記設定回路のジャンパパターンが接続状態とされる回路
基板と を備えた電子回路。 - 【請求項２】メモリ素子と、 該メモリ素子に対応してその電源ラインに接続して実装
される表面実装型のコンデンサと、 前記メモリ素子および該コンデンサが実装されたとき、
メモリモジュールを構成する回路基板と を備えた電子回路であって、 前記回路基板の一部としてジャンパパターンを備え、該
ジャンパパターンの接続／非接続により、前記メモリ素
子の実装状態に対応した信号を出力する設定回路を有
し、 該ジャンパパターンは、前記表面実装型のコンデンサが
実装されたとき、該コンデンサの一つの端子部により、
該ジャンパパターンの一つが接続状態とされる位置に形
成された電子回路。
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|---|---|---|---|
| JP2320371A JPH0777290B2 (ja) | 1990-11-24 | 1990-11-24 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320371A JPH0777290B2 (ja) | 1990-11-24 | 1990-11-24 | 電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192389A JPH04192389A (ja) | 1992-07-10 |
| JPH0777290B2 true JPH0777290B2 (ja) | 1995-08-16 |
Family
ID=18120731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320371A Expired - Fee Related JPH0777290B2 (ja) | 1990-11-24 | 1990-11-24 | 電子回路 |
Country Status (1)
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| JP (1) | JPH0777290B2 (ja) |
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1990
- 1990-11-24 JP JP2320371A patent/JPH0777290B2/ja not_active Expired - Fee Related
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| JPH04192389A (ja) | 1992-07-10 |
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