JPH0777342B2

JPH0777342B2 - 複合形半導体出力回路

Info

Publication number: JPH0777342B2
Application number: JP63073344A
Authority: JP
Inventors: 健之助深見; 和浩松田; 健武谷; 勝治堀口
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-03-29
Filing date: 1988-03-29
Publication date: 1995-08-16
Anticipated expiration: 2010-08-16
Also published as: JPH01246862A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、同一半導体基板上にバイポーラトランジス
タ及びMOSFETを混在させたBi（バイ）−CMOS等の集積回
路（以下、ICともいう）における複合形半導体出力回路
に関する。

（従来の技術）同一半導体基板上にバイポーラトランジスタ及びMOSFET
を混在させたBi−CMOSICは、その両素子の特性が活かさ
れて高速化、大規模化及び低消費電力化等が図れるとい
う有利性を有している。

従来のこのようなBi−CMOSICにおける外部からの電源供
給方式としては、安定化電源を介して単一種類の所定の
電圧をその内部回路及び周辺回路等へ共通に供給し、こ
の所定の電圧を直接、バイポーラトランジスタ及びMOSF
ETに印加するという方式がとられていた。しかし、この
ような構成のBi−CMOSICを、より一層の大規模化等のた
めに、微細化していくと、MOSFETの耐圧が低下してバイ
ポーラトランジスタの耐圧を大きく下まわり、結果とし
て供給電源電圧を下げなければならなくなる。しかし、
供給電源電圧を、例えば5V以下に低下すると、他のTTLI
C、CMOSIC、又はBi−CMOSIC等との信号レベルの確保が
できなくなり、これらのICを使用した装置のコストアッ
プを招くことになる。

第５図は、上述のような電源供給方式のとられたBi−CM
OSICにおける出力回路の従来例を示している。同図中、
１はバイポーラトランジスタ及びMOSFETからなるBi−CM
OS等で構成された内部回路、２はプリバッファ回路であ
り、ｐチャネルMOSFET（以下、pMOS等のようにいう）M₁
及びnMOSM₂からなるCMOSインバータ回路で構成されてい
る。また、３はメインバッファ回路であり、npnバイポ
ーラトランジスタQ₂、Q₃、pMOSM₂₃、nMOSM₂₈、M₃₀、接
合形ダイオードD₄、D₅及び抵抗R₂等の素子からなるBi−
CMOSで構成されている。４はプリバッファ回路２の入力
端子、５はメインバッファ回路３の入力端子、６はメイ
ンバッファ回路３を介して外部へ接続される出力端子、
７はICチップ外から図示省略の安定化電源を介して単一
種類の所定の電圧を内部回路１、プリバッファ回路２及
びメインバッファ回路３からなる出力回路等に供給する
電源端子である。

そして、電源端子７に他のICと共通の例えば5Vの電源電
圧が印加されると、内部回路１の動作により、その出
力、即ち、プリバッファ回路２の入力端子４がＨレベル
となったとき、その電位V₄は5Vに上昇し、pMOSM₁のソー
ス・ドレイン間、nMOSM₂のゲート・ソース間、pMOM₂₃の
ゲート・ソース間及びnMOSM₂₈のゲート・ドレイン間に
それぞれ5Vが加わり、nMOSM₃₀のゲート・ドレイン間に5
VからダイオードD₅１段分のビルトイン電圧0.7Vを差引
いた4.3Vの電圧が印加される。

また、これと逆に内部回路１の動作により、入力端子４
がＬレベルになってその電位V₄が接地電位である0Vに下
降した場合も、各MOSFETのゲート・ソース間、ゲート・
ドレイン間及びソース・ドレイン間には5Vないし4.3Vの
電圧が加わって出力回路としての所要の動作がなされ
る。

（発明が解決しようとする課題）しかし、大規模化などのために、Bi−CMOSICの構成素子
が微細化され、MOSFETのゲート耐圧及びドレイン耐圧が
低下し、これらの耐圧が前述の電源電圧である5Vを下回
るまで低下するようになると、MOSFETがゲート破壊或い
はパンチスルーを起して動作しなくなるという問題があ
った。そして、このゲート破壊及びパンチスルーを回避
するために、電源端子７に5Vより低い電圧V₇を供給して
動作させると、内部回路１の動作により、プリバッファ
回路２の入力端子４がＨレベルとなったとき、メインバ
ッファ回路３を構成しているnpnバイポーラトランジス
タQ₂のベースに、その電圧V₇が印加され、そのエミッタ
電極、即ち、当該ICの外部へ接続される出力端子６に
は、npnバイポーラトランジスタQ₂のビルトイン電圧V_T
（0.7V）分だけ低下した電圧（V₇−V_T）が発生する。こ
のため、このICの次段に5V電源で動作する他のCMOSIC又
はBi−CMOSICを接続すると、このCMOSIC又はBi−CMOSIC
の入力レベルが低下し、動作マージンの劣化及びこのCM
OSIC或いはBi−CMOSICでの消費電力の増大を招いてしま
う。また、MOSFETの耐圧低下のために、電源電圧V₇を、
例えば2.7Vより低くしなければならなくなると、出力端
子６には、2.0V程度よりも低い電圧が発生し、TTLICの
動作保証入力のＨレベル2.0Vを下回ることになり、他の
TTLICとの直接接続ができなくなってしまうという問題
があった。

さらに、終段に接続されて大電流駆動が必要とされるメ
インバッファ回路に供給する電源と内部回路に供給する
電源とが共通になっていたので、出力回路の動作時に発
生するメインバッファ部の電源上に誘起される雑音が内
部回路側に回り込んで、内部回路の動作が不安定になる
という問題があった。

この発明は上記事情に基づいてなされたもので、素子の
微細化が進んでMOSFETのゲート耐圧及びドレイン耐圧が
低下しても、これらの低耐圧MOSFETを耐圧以下の安全な
電圧で動作させることができ、また、他のCMOSIC等との
信号レベルインターフェース条件を満足することができ
て、これらICの動作マージンを劣化させることなく直接
接続を可能とすることができ、さらには、出力回路の動
作時に発生するメインバッファ部の電源上に誘起される
雑音が内部回路側に回り込むことがなく、内部回路を安
定に動作させることのできる複合形半導体出力回路を提
供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明は上記課題を解決するために、同一半導体基板
に形成したバイポーラトランジスタ及びMOSFETを構成素
子としてなる集積回路における複合形半導体出力回路で
あって、外部から供給される第１の電源電圧を所要電圧
値の第２の電源電圧に降圧するDC−DCコンバータと、内
部回路とともに前記第２の電源電圧で動作し当該内部回
路からの出力信号が入力されるプリバッファ回路と、前
記第１の電源電圧で動作し前記プリバッファ回路を介し
て入力される前記内部回路からの出力信号をレベル変換
する信号レベル変換回路と、該信号レベル変換回路から
出力される信号を入力して外部への出力信号の２値のレ
ベルをそれぞれプルアップ及びプルダウンする手段が備
えられ前記第１の電源電圧で動作するメインバッファ回
路とを有し、前記レベル変換回路と前記メインバッファ
回路のプルダウン手段とは、ゲートに所定値のバイアス
電圧が印加されるMOSFETとゲートに入力信号が印加され
る論理用MOSFETとの２個のトランジスタを直列接続した
ペアトランジスタを単位として構成してなることを要旨
とする。

（作用）上記構成において、素子の微細化が進み、MOSFETのゲー
ト耐圧及びドレイン耐圧が低下しても、これら低耐圧MO
SFETで構成されるプリバッファ回路及び内部回路等に
は、他のCMOSICの電源電圧等と同一電圧レベルの第１の
電源電圧が、DC−DCコンバータで降圧され、低耐圧MOSF
ETの耐圧以下の安全な電圧レベルからなる第２の電源電
圧とされて印加され、第１の電源電圧で動作する信号レ
ベル変換回路は、ゲートに所定値のバイアス電圧、例え
ば上記第２の電源電圧以下のバイアス電圧が印加される
MOSFETとゲートに入力信号が印加される論理用MOSFETと
の２個のトランジスタを直列接続したペアトランジスタ
を単位として構成され、各MOSFETはプリバッファ回路等
と同様に、低耐圧MOSFETの耐圧以下の安全な電圧レベル
で動作する。また、内部回路からの出力信号が信号レベ
ル変換回路でレベル変換され、さらに、メインバッファ
回路では、外部への出力信号のＨレベル及びＬレベルが
それぞれプルアップ及びプルダウンされる。而して、他
のCMOSIC等との信号レベルインターフェース条件を満足
することができ、これらICの動作マージンを劣化させる
ことなく直接接続が可能とされる。さらに、メインバッ
ファ回路に供給される第１の電源と、内部回路に供給さ
れる第２の電源が分離されて、出力回路の動作時に発生
するメインバッファ部の電源上に誘起される雑音が内部
回路の電源に回り込むことが防止され、内部回路が安定
に動作する。

（実施例）以下、この発明の実施例を図面に基づいて説明する。

第１図は、この発明の第１実施例を示す図である。な
お、第１図及び後述の各実施例を示す第２図ないし第４
図において、前記第５図における回路機器及び素子等と
同一ないし均等のものは、前記と同一符号を以って示
し、重複した説明を省略する。

まず、複合形半導体出力回路の構成を説明すると、第１
図中、７は外部から図示省略の安定化電源を介して所定
値からなる第１の電源電圧V₇が供給される第１の電源端
子、10はDC−DCコンバータ、８はDC−DCコンバータによ
り第１の電源電圧V₇よりも低い第２の電源電圧V₈が発生
する第２の電源端子であり、第２の電源端子８は内部回
路１及びプリバッファ回路20に共通に接続されている。
プリバッファ回路20は、各pMOSとnMOS、M₁とM₂、M₃とM₄
及びM₅とM₆でそれぞれ構成された各インバータ回路が備
えられている。30は信号レベル変換回路であり、３個の
接合形ダイオードD₁、D₂、D₃、抵抗R₁及びゲートに入力
信号が印加される論理用pMOSM₇，nMOSM₁₀ならびにゲー
トに所定値のバイアス電圧が印加されるpMOSM₉，nMOSM₈
で構成されている。また、40はメインバッファ回路であ
り、プルアップ手段としてのnpnバイポーラトランジス
タQ₁からなるプルアップ回路41及びプルダウン手段とし
てのゲートに所定値のバイアス電圧が印加されるnMOSM
₁₂とゲートに入力信号が印加される論理用nMOSM₁₄から
なるプルダウン回路42が備えられている。上述の信号レ
ベル変換回路30及びメインバッファ回路40には、第１の
電源端子７からの第１の電源電圧V₇が直接、加えられて
いる。

９はプルアップ回路の入力信号端子、11はプルダウン回
路の入力信号端子、12、13、14は信号レベル変換回路の
内部端子、15はpMOSM₉のゲートバイアス印加端子、16は
nMOSM₈のゲートバイアス印加端子、17はnMOSM₁₂のゲー
トバイアス印加端子、18はプルダウン回路の内部端子で
ある。

次に、上述のように構成された複合形半導体出力回路の
作用を説明する。

内部回路１の動作により、その出力、即ち、プリバッフ
ァ回路の入力端子４がＨレベルとなったとき、その電位
V₄は、第２の電源電圧V₈に上昇し、MOSFETはM₁、M₄、M₆
が非導通状態、M₂、M₃、M₅が導通状態となり、各入力信
号端子５、11の電位V₅、V₁₁は、プリバッファ回路20に
供給された第２の電源電圧V₈まで上昇する。従って、入
力信号端子５に接続されたnMOSM₁₀、他の入力信号端子1
1に接続されたnMOSM₁₄が導通状態となる。

また、信号レベル変換回路30内の内部端子12の電位V₁₂
は、各ダイオードD₁、D₂、D₃のビルトイン電圧をV_Dとす
ると、 V₁₂V₈＋３V_D 以上でなければ導通せず、いま、V₈＝3V、V_D＝0.7Vとす
るとV₁₂5.1Vでなければ導通しない。ここで、第１の
電源端子７は、他のIC（主にTTLIC）との親和性から、
例えば5V電源が使用されるので、結局、ダイオードD₁、
D₂、D₃は非導通状態となって、内部端子12の電位V₁₂＝V
₇（5V）まで上昇する。従って、pMOSM₇は非導通状態と
なる。

ここで、pMOSの閾値電圧をVthpとしてゲートバイアス印
加端子15にV₈−|Vthp|以下の一定バイアス電圧V₁₅を与
え、他のゲートバイアス印加端子16に、V₈と同一の一定
のバイアス電圧V₁₆を与えておくと、nMOSM₈、M₁₀が導通
し、内部端子13の電位V₁₃は、 V₁₅＋|Vthp|＝V₈ まで変化し、pMOSM₉が非導通状態となり、nMOSM₈、M₁₀
は導通状態であるから、結局、プルアップ回路の入力信
号端子９は、接地電位まで下降し、npnバイポーラトラ
ンジスタQ₁は非導通状態となる。

一方、プルダウン回路の入力信号端子11及びnMOSM₁₂の
ゲートバイアス印加端子17は、第２の電源電圧V₈の電位
にあり、両nMOSM₁₂、M₁₄は導通状態にあるから、外部出
力端子６は接地電位0Vまでプルダウンされる。

上述のような動作をするから、第１、第２の電源端子
７、８から接地に至る直流電流パスはカットオフされ、
且つ全てのMOSFETには第２の電源電圧V₈より高いゲート
・ソース間電圧、ゲート・ドレイン間電圧、ゲート・バ
ックゲート間電圧及びソース・ドレイン間電圧は印加さ
れることがない。

次に、上述とは逆に、内部回路１から出力された信号が
Ｌレベルになると、V₄＝0Vとなり、各入力信号端子５、
11の電位は、それぞれV₅＝V₁₁＝0Vに転じる。このと
き、ダイオードD₁、D₂、D₃は導通状態となり、内部端子
12は、ダイオードのビルトイン電圧V_Dの３段分、即ちV
₁₂＝３V_Dまで下降し、pMOSM₇は導通状態になる。

一方、nMOSM₁₀は非導通状態となり、nMOSの閾値電圧をV
thnとして、V₁₇＝V₈であるから、内部端子14は、V₈−Vt
hnまで上昇し、nMOSM₈が非導通となる。そして、pMOSM₇
が導通状態にあるから、内部端子13はV₇まで上昇し、 V₁₅＝V₈−|Vthp|＜V₇ であるから、pMOSM₉は導通状態となり、プルアップ回路
の入力信号端子９は、第１の電源電圧V₇まで上昇する。
さらに、V₁₁＝0Vであるから、nMOM₁₄は非導通状態であ
り、内部端子18は、V₁₇＝V₈であるから、V₈−Vthnまで
上昇してnMOSM₁₂が非導通となる。

従って、npnバイポーラトランジスタQ₁に第１の電源端
子７よりベース電流が供給されて導通し、npnバイポー
ラトランジスタQ₁のエミッタ電位、即ち、外部出力端子
６の電位は、その順方向ベース・エミッタ間電圧をV_BE
として、V₇−V_BEまでプルアップされる。

このように動作するので、抵抗R₁に十分高い抵抗値のも
のを使用すれば、第１の電源端子７から、R₁、D₁、D₂、
D₃、M₄を介して流れる直流電流を十分に小さく抑えるこ
とができ、また、nMOSM₈のソース・ドレイン間電圧はV₇
−V₈＋Vthnであり、２V₈−V₇＋Vthn０の範囲でV₈より小さくなり、nMOSM₁₂のソース・ドレイ
ン間電圧は、 V₇−V_BE−V₈＋Vthn であって、２V₈−V₇＋V_BE＋Vthn０の範囲でV₈より小さくなり、典型的にはV₇＝5V、V₈＝3V
程度、Vthn＝V_BE＝0.7V程度が設定されるため、全てのM
OSFETには第２の電源電圧V₈より高いゲート・ソース間
電圧、ゲート・ドレイン間電圧、ゲート・バックゲート
間電圧、ソース・ドレイン間電圧が加わることはない。

さらに、出力端子６の電圧V₆は、V₆＝V₇−V_BEであるか
らV₈とは無関係であり、MOSFET耐圧の低下のためにV₈を
V₇より下げても、この出力回路の出力電圧は低下するこ
とがない。この結果から明らかなように、その効果とし
ては、低消費電力にしてIC外部へ出力する出力信号のレ
ベルを、他のBi−CMOSICの信号レベルと同一条件とする
ことができる。また、これと同時に、このICを構成する
全MOSFETの高信頼性、高性能性を保証することができ
る。

次いで、第２図には、この発明の第２実施例を示す。第
２図中、21はプリバッファ回路、31は信号レベル変換回
路であり、この信号レベル変換回路31は、ゲートに所定
値のバイアス電圧が印加されるpMOSM₁₅，M₁₇，M₂₁，nMO
SM₁₆，M₁₈，M₂₄及び論理用pMOSM₁₁，M₁₃，M₁₉，nMOS
M₂₀，M₂₂，M₂₆で構成されている。

24、25、26は信号レベル変換回路の入力信号端子、27、
28、29、32、33、34、35、36は信号レベル変換回路の内
部端子、37はpMOSM₁₅、M₁₇のゲートバイアス印加端子、
38はpMOSM₂₁のゲートバイアス印加端子、39はnMOSM₁₆、
M₁₈のゲートバイアス印加端子、43はnMOSM₂₄のゲートバ
イアス印加端子である。

この実施例の複合形半導体出力回路は、上述のように構
成されているので、内部回路１から出力された信号がＬ
レベルで、その電位が接地電位0Vであると、プリバッフ
ァ回路21の各MOSFETは、M₁、M₄、M₅が導通、M₂、M₃、M₆
が非導通となり、各入力信号端子25の電位V₂₅、24の電
位V₂₄、26の電位V₂₆、11の電位V₁₁は、それぞれV₂₅＝
V₈、V₂₄＝V₂₆＝V₁₁＝0Vとなる。

従って、nMOSM₂₂が導通、M₂₀が非導通となり、内部端子
35の電位V₃₅は0Vとなり、前記第１実施例の場合と同様
に、pMOSの閾値電圧をVthpとして、ゲートバイアス印加
端子37、38にはV₈−|Vthp|、39、43にはV₈の電圧を与え
れば、nMOSM₂₄は導通して内部端子33の電位V₃₃は0Vとな
る。このとき、内部端子27の電位V₂₇が、 V₂₇＞V₃₇＋|Vthp| であればpMOSM₁₇が導通し、 V₂₇＝V₃₇＋|Vthp|＝V₈ まで電位は降下する。V₈＜V₇であるからpMOSM₁₁は導通
し、内部端子28の電位V₂₈はV₇まで上昇しpMOSM₁₃を非導
通とする。また、pMOSM₁₅は導通状態にあり、内部端子3
2の電位V₃₂は、V₃₉によってクランプされ、nMOSの閾値
電圧をVthnとして、 V₃₉＝V₈−Vthn まで上昇してnMOSM₁₆は非導通状態となる。

MOSFETM₁₉、M₂₁、M₂₄、M₂₆の動作は、前記第１実施例の
場合と同様であり、この実施例の場合は、V₂₇＝V₈であ
るから、M₁₉が導通し、入力信号端子24の電位V₂₄＝0Vで
あるからM₂₆が非導通であり、プルアップ回路の入力信
号端子９の電位V₉はV₇まで上昇し、第１の電源端子７か
らnpnバイポーラトランジスタQ₁のベース電流が供給さ
れて、これが導通となる。

メインバッファ回路40の動作も前記第１実施例のものと
同様であり、この場合npnバイポーラトランジスタQ₁が
導通、V₁₁＝0VであるからM₁₄は非導通であり、外部出力
端子６の電位V₆は、npnバイポーラトランジスタQ₁の閾
値電圧をV_BEとしてV₇−V_BEまでプルアップされる。

このように動作するから、両電源端子７、８から接地に
至る直流電流パスはカットオフされ、且つ全てのMOSFET
は前記第１実施例の場合と同様にしてV₈より高いゲート
・ソース間電圧、ゲート・ドレイン間電圧、ゲート・バ
ックゲート間電圧、ソース・ドレイン間電圧が印加され
ることはない。さらに、V₆＝V₇−V_BEであるから、MOSFE
T耐圧の低下のためにV₈をV₇より下げても、この出力回
路の出力電圧が低下することがないことも前記第１実施
例の場合と同様である。

次に、内部回路１から出力された信号がＨレベルに転
じ、V₄＝V₈になると、各入力信号端子の電位は、V₂₅＝0
V、V₂₄＝V₂₆＝V₁₁＝V₈となる。信号レベル変換回路31
は、M₁₃、M₁₇、M₂₄、M₂₂とM₁₁、M₁₅、M₁₆、M₂₀に関して
対称的な構成を有しており、上述の場合と対称的な動作
が生じ、V₂₈＝V₈、V₂₇＝V₇となる。このとき、M₁₉は非
導通となり、V₂₆＝V₈であるから、M₂₆が導通してV₉＝0V
となる。

従って、npnバイポーラトランジスタQ₁は非導通とな
り、V₁₁＝V₈であるからM₁₄が導通して外部出力端子６の
電位V₆は、接地電位0Vにプルダウンされる。

このように動作するから、この場合も両電源端子７、８
から接地に至る直流電流パスはカットオフされ、かつ全
てのMOSFETには、前述の場合と同様にしてV₈より高いゲ
ート・ソース間電圧、ゲート・ドレイン間電圧、ゲート
・バックゲート間電圧、ソース・ドレイン間電圧が印加
されることはない。この結果から明らかなように、その
効果としては、前記第１実施例よりもさらに低消費電力
にして、IC外部へ出力する出力信号レベルを、他のBi−
CMOSICの信号レベルと同一条件とすると同時に、このIC
を構成するMOSFETの高信頼性、高性能性が保証される。

また、プリバッファ回路内にNANDゲート、NORゲート等
で構成したトライステート機能を具備させた出力回路を
構成することも容易に実現することが可能である。

第３図は、このトライステート機能を具備した第３実施
例を示している。この実施例は、前記第１実施例の出力
回路におけるプリバッファ回路にトライステート機能を
付加したものである。第３図中、45、46はCMOS又はBi−
CMOS構成のインバータゲート、G₁、G₄は、それぞれCMOS
又はBi−CMOS構成の２入力NANDゲート、２入力NORゲー
ト、44はプリバッファ回路22の制御入力端子である。

この制御入力端子44にＨレベル電位V₄₄を印加すると、
信号レベル変換回路の入力信号端子５の電位はV₈、V₁₁
＝0VとなりpMOSM₇（第１図参照）は非導通、nMOSM₁₀は
導通となってV₉＝0Vとなる。従って、V₁₁＝0Vであるか
ら、npnバイポーラトランジスタQ₁、M₁₄ともに非導通と
なって、出力はハイインピーダンス状態が実現される。
一方、制御入力端子44がＬレベルで0Vであると、プリバ
ッファ回路22は、前記第１実施例の場合と同様の動作を
する。

次いで、第４図は、前記第２実施例の出力回路における
プリバッファ回路にトライステート機能を付加した第４
実施例を示している。同図中、プリバッファ回路23内に
おける47、48、49、51はCMOS又はBi−CMOS構成のインバ
ータゲート、G₂、G₃はCMOSまたはBi−CMOS構成の２入力
NANDゲートである。

この実施例は、前記第３実施例の場合と同様に、制御入
力端子44にＨレベル電位V₈を印加すると、V₂₅＝V₁₁＝0
V、V₂₄＝V₂₆＝V₈となるから、V₂₇（第２図参照）＝V₇、
M₂₆は導通で、V₉＝0Vとなりnpnバイポーラトランジスタ
Q₁は非導通、V₁₁＝0VであるからM₁₄は非導通となって、
出力はハイインピーダンス状態が実現される。一方、制
御入力端子44がＬレベルで0Vであると、プリバッファ回
路23は、前記第２実施例の場合と同様の動作をする。

なお、上述の各実施例において、メインバッファ回路40
におけるプルアップ回路41に、TTLインターフェース専
用として、エミッタフォロアダーリントン接続構成にし
た場合、エミッタフォロア＋ダイオード１段の縦列接続
構成にした場合、並びにプルダウン回路42にバイポーラ
トランジスタを用いたエミッタ接地回路で構成した場合
の各場合においても、前述の各実施例の作用効果と同様
の作用効果を有することは明らかである。また、各実施
例において、DC−DCコンバータ10を介さずに、第２の電
源電圧V₈を直接、外部から第２の電源端子８に供給する
ようにしても各実施例で述べた作用効果を有することは
明らかである。

［発明の効果］以上説明したように、この発明によれば、外部から供給
される第１の電源電圧を所要電圧値の第２の電源電圧に
降圧させるDC−DCコンバータを備え、内部回路の次段に
は、この内部回路とともに上記第２の電源電圧で動作す
るプリバッファ回路を接続し、このプリバッファ回路の
次段には上記第１の電源電圧で動作する信号レベル変換
回路を接続し、終段には、その信号レベル変換回路から
出力される信号を入力して外部への出力信号の２値のレ
ベルをそれぞれプルアップ及びプルダウンする手段を備
え上記第１の電源電圧で動作するメインバッファ回路を
有し、前記レベル変換回路と前記メインバッファ回路の
プルダウン手段とは、ゲートに所定値のバイアス電圧が
印加されるMOSFETとゲートに入力信号が印加される論理
用MOSFETとの２個のトランジスタを直列接続したペアト
ランジスタを単位として構成したので、素子の微細化が
進み、MOSFETのゲート耐圧及びドレイン耐圧が低下して
も、これら低耐圧MOSFETで構成されるプリバッファ回路
及び内部回路等を他のCMOSIC及びBi−CMOSIC等の電源電
圧より低い耐圧以下の安全な電源電圧で動作させること
ができる。また、上記と同様に低耐圧MOSFETで構成さ
れ、且つ次段のメインバッファ回路の駆動能力を高める
ために第１の電源電圧で動作してその出力信号レベルを
当該第１の電源電圧動作レベルまで上昇させる信号レベ
ル変換回路と、同じく第１の電源電圧で動作するメイン
バッファ回路におけるプルダウン手段とは、ペアトラン
ジスタを単位として構成することにより、上記と同様
に、各MOSFETを耐圧以下の安全な電圧レベルで動作させ
ることができる。したがって、超微細な低耐圧MOSFETの
信頼性が保証されてその使用が可能とされるから、Bi−
CMOSICの大規模化、高速化及び低消費電力化を十分に図
ることができ、また、他のCMOSIC、Bi−CMOSIC、又はTT
LICとの信号レベルインターフェース条件を満足させる
ことができ、これらICの動作マージンを劣化させること
なく直接接続を可能とすることができるという利点があ
る。

さらに、終段に接続されて大電流駆動が必要とされるメ
インバッファ回路に供給する第１の電源と、内部回路に
供給する第２の電源とが分離された構成になっているか
ら、出力回路の動作時に発生するメインバッファ部の電
源上に誘起される雑音が内部回路の電源に回り込むこと
がなく、内部回路が安定に動作するという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る複合形半導体出力回路の第１実
施例を示す回路図、第２図はこの発明の第２実施例を示
す回路図、第３図はこの発明の第３実施例を示す回路
図、第４図はこの発明の第４実施例を示す回路図、第５
図は従来の複合形半導体出力回路の回路図である。 1:内部回路、6:出力端子、7:第１の電源端子、8:第２の
電源端子、10:DC−DCコンバータ、20、21、22、23:プリ
バッファ回路、30、31:信号レベル変換回路、40:メイン
バッファ回路、41:プルアップ回路（プルアップ手
段）、42:プルダウン回路（プルダウン手段）、M₁〜
M₂₈:MOSFET、Q₁:npnバイポーラトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀口勝治東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (56)参考文献特開昭62−21323（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】同一半導体基板に形成したバイポーラトラ
ンジスタ及びMOSFETを構成素子としてなる集積回路にお
ける複合形半導体出力回路であって、外部から供給される第１の電源電圧を所要電圧値の第２
の電源電圧に降圧するDC−DCコンバータと、内部回路と
ともに前記第２の電源電圧で動作し当該内部回路からの
出力信号が入力されるプリバッファ回路と、前記第１の
電源電圧で動作し前記プリバッファ回路を介して入力さ
れる前記内部回路からの出力信号をレベル変換する信号
レベル変換回路と、該信号レベル変換回路から出力され
る信号を入力して外部への出力信号の２値のレベルをそ
れぞれプルアップ及びプルダウンする手段が備えられ前
記第１の電源電圧で動作するメインバッファ回路とを有
し、前記信号レベル変換回路と前記メインバッファ回路
のプルダウン手段とは、ゲートに所定値のバイアス電圧
が印加されるMOSFETとゲートに入力信号が印加される論
理用MOSFETとの２個のトランジスタを直列接続したペア
トランジスタを単位として構成してなることを特徴とす
る複合形半導体出力回路。