JPH0779109B2 - Ceramic package for semiconductor device - Google Patents
Ceramic package for semiconductor deviceInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置のセラミックパッケージに関する
ものである。Description: TECHNICAL FIELD The present invention relates to a ceramic package of a semiconductor device.
（従来の技術） 従来、光PNPNスイッチは１チップに４つのPNPN素子を集
積化し、４つのPNPN各素子間の結線をセラミックパッケ
ージ内の配線により行っている。(Prior Art) Conventionally, in an optical PNPN switch, four PNPN elements are integrated on one chip, and the connection between the four PNPN elements is performed by wiring in a ceramic package.
この光PNPNスイッチの製造工程は、セラミックパッケー
ジにLED及びPNPN素子をボンディングする工程、LEDとPN
PN素子間にシリコン樹脂を注入する工程及び樹脂硬化、
パッケージ封止（蓋の接着）、捺印、検査工程から成っ
ている。従来、PNPN素子のボンディングはPNPN素子の供
給、パッケージのロード、アンロード、パッケージ内の
配線パターンの認識とその認識によるパッケージの位置
修正及びボンディング作業を全て自動で行う自動ボンダ
ーで行われるている。The manufacturing process of this optical PNPN switch is the process of bonding LED and PNPN element to the ceramic package, LED and PN
Process of injecting silicone resin between PN elements and resin curing,
It consists of package sealing (bonding of lid), marking, and inspection process. Conventionally, bonding of a PNPN element is performed by an automatic bonder that automatically performs the supply of the PNPN element, the loading and unloading of the package, the recognition of the wiring pattern in the package, the position correction of the package based on the recognition, and the bonding work.
第５図はかかる従来のセラミックパッケージの平面図、
第６図はそのセラミックパッケージ内の配線パターンの
斜視図であり、１は金メッキされたLED接続用配線パタ
ーン（回路）、２は上部をセラミックコーティングされ
たPNPN素子接続用配線パターン、３は金からなる端子
部、４はリードであり、セラミックパッケージの一番下
の段にLED接続用配線パターン１が形成され、それより
一段上にPNPN素子接続用配線パターン２が形成され、更
に、その上の段が蓋で覆われる。FIG. 5 is a plan view of such a conventional ceramic package,
FIG. 6 is a perspective view of the wiring pattern in the ceramic package. 1 is a gold-plated wiring pattern (circuit) for LED connection, 2 is a ceramic-coated PNPN element connection wiring pattern, and 3 is gold. The terminals 4 and 4 are leads, and the wiring pattern 1 for connecting the LED is formed on the lowermost stage of the ceramic package, and the wiring pattern 2 for connecting the PNPN element is formed on one stage above it. The steps are covered with a lid.
これらの図において、LED接続用配線パターン１の上にL
ED（図示しない）をボンディングし、その後、PNPN素子
接続用配線パターン２の端子部３上にPNPN素子を接続す
る。In these figures, L is on the wiring pattern 1 for LED connection.
ED (not shown) is bonded, and then the PNPN element is connected on the terminal portion 3 of the PNPN element connecting wiring pattern 2.
第７図はかかるPNPN素子組立体の斜視図であり、このPN
PN素子組立体５は４個のPNPN素子６とこれらを支える支
持材（Ｂ・Ｔ樹脂）８によって構成され、各PNPN素子は
配線パターンの端子３と接続（Au−Sn溶融結合）すべき
突起状のパッケージ回路接続用端子７を有する。FIG. 7 is a perspective view of such a PNPN element assembly.
The PN element assembly 5 is composed of four PNPN elements 6 and a supporting material (BT resin) 8 for supporting them, and each PNPN element is a projection to be connected (Au-Sn fusion bonding) to the terminal 3 of the wiring pattern. The package circuit connection terminal 7 is provided.
第８図はPNPN素子組立体がセラミックパッケージにボン
ディングされた状態を示す図であり、この図ではPNPN素
子組立体５の下にLEDが存在するが、隠れて見えない状
態にある。FIG. 8 is a view showing a state in which the PNPN element assembly is bonded to the ceramic package. In this figure, although the LED exists under the PNPN element assembly 5, it is hidden and invisible.
第９図はPNPN素子接続用配線パターンの形成状態を示す
部分断面図であり、ここで、PNPN素子接続用配線パター
ン２はセラミック下地10に対しスクリーン印刷法により
導電材、例えば、タングステン又はモリブデンを塗布
し、その上に端子部を除きスクリーン印刷法によりセラ
ミック11（主成分Al2O3）を厚さ15μｍ塗布後、端子部
にNiメッキ12を行い、金メッキを施すことによって、端
子部３が形成される。FIG. 9 is a partial cross-sectional view showing the formation state of the wiring pattern for connecting the PNPN element. Here, the wiring pattern 2 for connecting the PNPN element is made of a conductive material such as tungsten or molybdenum on the ceramic base 10 by screen printing. After coating and excluding the terminal portion on it, the ceramic 11 (main component Al 2 O 3 ) is applied with a thickness of 15 μm by the screen printing method, and then Ni plating 12 is applied to the terminal portion and gold plating is applied to form the terminal portion 3. It is formed.
通常、PNPN素子ダイスボンダーはフィード機構によりボ
ンディングステージに搬送されたセラミックパッケージ
をパターン認識し、そのX,Y,θ方向の位置づれを算出
し、そのづれ量をX,Y,θ軸を駆動することにより、補正
を行った後、PNPN素子のボンディングを行うようにして
いる。Normally, the PNPN element die bonder recognizes the pattern of the ceramic package conveyed to the bonding stage by the feed mechanism, calculates the positional deviation in the X, Y, θ directions, and drives the deviation amount on the X, Y, θ axes. As a result, the PNPN element is bonded after the correction.
第10図はかかるPNPN素子ダイスボンディングを行うため
のパターン認識システムの概要構成図であり、ここで、
21はボンディングテーブル、22はセラミックパッケー
ジ、23はモニタ装置、24はパターン認識装置、25はコン
トローラ、26はカメラコントロールユニット（CCU）、2
7はカメラ、28はスポットライトである。FIG. 10 is a schematic configuration diagram of a pattern recognition system for performing such PNPN element die bonding.
21 is a bonding table, 22 is a ceramic package, 23 is a monitor device, 24 is a pattern recognition device, 25 is a controller, 26 is a camera control unit (CCU), 2
7 is a camera and 28 is a spotlight.
この図に示すように、ボンディングテーブル21上のセラ
ミックパッケージ22の一部をカメラ27でとらえパターン
認識装置24によりそのデータを２値化し、メモリ内デー
タとの比較参照が行われ位置ずれを算出する。そのずれ
量はコントローラ25を介してX,Y,θ軸を駆動することに
より、補正を行った後、PNPN素子のボンディングを行
う。As shown in this figure, a part of the ceramic package 22 on the bonding table 21 is captured by the camera 27, the data is binarized by the pattern recognition device 24, and the data in the memory is compared and referenced to calculate the positional deviation. . The amount of deviation is corrected by driving the X, Y, and θ axes via the controller 25, and then the PNPN element is bonded.
第11図はパターン認識装置による認識の対象を示し、第
12図はそのパターン認識装置による２値化像を示す図で
あり、第12図に示すように、白色部30、黒色部31が認識
される。FIG. 11 shows the target of recognition by the pattern recognition device.
FIG. 12 is a diagram showing a binarized image by the pattern recognition device. As shown in FIG. 12, a white part 30 and a black part 31 are recognized.
（発明が解決しようとする問題点） しかしながら、上記した従来のパターン認識装置による
２値化画像はパッケージ表面の微かの凸凹状態、パッケ
ージの位置によるスポットライトの照射角度の変化によ
り、第13図に示すように、２値化不安定領域32が発生す
る。これは表面が白色であるため、照射光の反射が不安
定であるためであり、この２値化不安定領域の部分を認
識すべきパターン、所謂金メッキされた端子部としてと
らえてしまう。(Problems to be solved by the invention) However, the binarized image obtained by the above-described conventional pattern recognition apparatus is shown in FIG. 13 due to slight irregularities on the package surface and changes in the irradiation angle of the spotlight depending on the package position. As shown, the binarization unstable region 32 occurs. This is because the reflection of the irradiation light is unstable because the surface is white, and the portion of the binarized unstable region is regarded as a pattern to be recognized, that is, a so-called gold-plated terminal portion.
その結果、補正データが正常の値ではなくてボンディン
グを行うためPNPN素子のボンディング位置ずれが生じる
という問題があった。As a result, since the correction data is not a normal value and bonding is performed, there is a problem that the bonding position of the PNPN element is displaced.
本発明は、以上述べたセラミックパッケージの認識に係
るトラブルを除去し、確実な認識を可能とする半導体装
置のセラミックパッケージを提供することを目的とす
る。An object of the present invention is to provide a ceramic package for a semiconductor device, which eliminates the above-mentioned troubles related to the recognition of the ceramic package and enables reliable recognition.
（問題点を解決するための手段） 本発明は、上記問題点を解決するために、半導体装置が
実装されるセラミックパッケージにおいて、光を吸収す
る黒色化導電材からなる配線パターンを形成する際、該
配線パターンの周辺を所定の間隔をとって該配線パター
ンと同じ材質の黒色化導電材で覆うようにしたものであ
る。(Means for Solving Problems) In order to solve the above problems, the present invention provides a ceramic package in which a semiconductor device is mounted, when forming a wiring pattern made of a blackening conductive material that absorbs light, The periphery of the wiring pattern is covered with a blackened conductive material made of the same material as that of the wiring pattern at a predetermined interval.
（作用） 本発明によれば、半導体装置、例えば、光PNPNスイッチ
のセラミックパッケージ製造工程においては、導電材に
よる配線パターンをスクリーン印刷法により形成する
際、パターン認識の安全化を図るために光の反射を抑え
るため導電材、即ち、黒色材で回路に電気的影響を与え
ないパターンを同時に形成する。従って、２値化像の安
定が図られ、ボンディング工程による半導体装置のボン
ディング位置ずれが皆無となり、歩留りの向上を図るこ
とができる。(Operation) According to the present invention, in the process of manufacturing a semiconductor device, for example, a ceramic package of an optical PNPN switch, when a wiring pattern made of a conductive material is formed by a screen printing method, a light source is provided for safety of pattern recognition. In order to suppress reflection, a conductive material, that is, a black material, is simultaneously formed with a pattern that does not electrically affect the circuit. Therefore, the binarized image can be stabilized, the bonding position of the semiconductor device is not displaced during the bonding process, and the yield can be improved.
（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, the Example of this invention is described in detail, referring drawings.
第１図は本発明の実施例を示すセラミックパッケージの
平面図、第２図はそのセラミックパッケージの導電材パ
ターンを示す平面図、第３図は第１図のＢ−Ｂ線断面
図、第４図はそのセラミックパッケージのＡ部の２値化
状態を示す図である。1 is a plan view of a ceramic package showing an embodiment of the present invention, FIG. 2 is a plan view showing a conductive material pattern of the ceramic package, FIG. 3 is a sectional view taken along line BB of FIG. 1, and FIG. The figure shows the binarized state of the portion A of the ceramic package.
本発明におけるパターンは、第３図に示すように、セラ
ミック下地40に厚さ10μｍのタングステン或いはモリブ
デンの導電材からなる配線パターン41を形成する際、こ
の導電材が黒色であることを利用し、配線パターン41の
形成と同時に、この導通回路の障害とならず、ダイボン
ディング工程のパターン認識において、照明光の反射を
できるだけ減少させて２値化画像の安定化を図るよう
に、黒色化パターン42をスクリーン印刷法により形成す
る。このようにして形成された平面図を第２図に示す。As shown in FIG. 3, the pattern in the present invention utilizes the fact that the conductive material is black when the wiring pattern 41 made of the conductive material of tungsten or molybdenum having a thickness of 10 μm is formed on the ceramic base 40. Simultaneously with the formation of the wiring pattern 41, the blackening pattern 42 does not interfere with the conduction circuit, and in the pattern recognition in the die bonding process, the reflection of illumination light is reduced as much as possible to stabilize the binarized image. Are formed by a screen printing method. A plan view formed in this manner is shown in FIG.
そのパターン42の形成後、金メッキを行う端子部を残
し、ほぼ全面に厚さ15μｍ程度のセラミック（Al2O3）4
3をスクリーン印刷し、更に、端子部にNiメッキ44、そ
の上に金メッキ45を施す。After the pattern 42 is formed, a ceramic (Al 2 O 3 ) 4 film with a thickness of about 15 μm is left on almost the entire surface, leaving the terminal part for gold plating.
3 is screen-printed, and the terminal portion is further plated with Ni 44, and then gold plated 45.
このように、端子部の周囲をタングステン或いはモリブ
デンの導電材で黒色化したので周辺部の光の反射が抑え
られ、例えば、第１図のＡ部のパターン認識を行うと、
第４図に示すように、端子部は白色部46として現れ、鮮
明な２値化像を得ることができる。In this way, since the periphery of the terminal portion is blackened with the conductive material of tungsten or molybdenum, reflection of light in the peripheral portion is suppressed. For example, when pattern recognition of the portion A in FIG. 1 is performed,
As shown in FIG. 4, the terminal portion appears as a white portion 46, and a clear binary image can be obtained.
なお、上記実施例においては、PNPN素子の実装について
説明したが、セラミックの基板上に配線パターンを対象
にして、光学的にパターン認識を行い、一般的な半導体
装置、例えば、ICチップを実装するような場合に適用で
きることは言うまでもない。In the above embodiment, the mounting of the PNPN element has been described, but the pattern recognition is optically performed on the wiring pattern on the ceramic substrate to mount a general semiconductor device, for example, an IC chip. It goes without saying that it can be applied to such cases.
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。The present invention is not limited to the above embodiment,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
（発明の効果） 以上、詳細に説明したように本発明によれば、パターン
認識すべき端子部の周囲に配線パターンと同じ材質で同
時に黒色化パターンを形成するようにしたので、セラミ
ックパッケージにおける製造工程及びコストを従来と全
く変えることなく、パターン認識部の周辺を黒色化する
ことができ、２値化像の安定化が図られ、ボンディング
工程にける半導体装置のボンディング位置ずれが皆無と
なり、歩留りの向上を図ることができる。(Effect of the Invention) As described in detail above, according to the present invention, the blackening pattern is simultaneously formed around the terminal portion to be pattern-recognized with the same material as the wiring pattern. The periphery of the pattern recognition part can be blackened without changing the process and cost at all, the binarized image can be stabilized, and there is no displacement of the bonding position of the semiconductor device in the bonding process. Can be improved.
第１図は本発明の実施例を示すセラミックパッケージの
平面図、第２図はそのセラミックパッケージの導電材パ
ターンを示す平面図、第３図は第１図のＢ−Ｂ線断面
図、第４図はそのセラミックパッケージのＡ部の２値化
状態を示す図、第５図は従来のセラミックパッケージの
平面図、第６図はそのセラミックパッケージ内の配線パ
ターンの斜視図、第７図はPNPN素子組立体の斜視図、第
８図はPNPN素子組立体がセラミックパッケージにボンデ
ィングされた状態を示す図、第９図はPNPN素子接続用配
線パターンの形成状態を示す部分断面図、第10図はPNPN
素子ダイスボンディングを行うためのパターン認識シス
テムの概要構成図、第11図はパターン認識装置による認
識の対象を示す平面図、第12図はそのパターン認識装置
による２値化像を示す図、第13図は従来技術の問題点を
示す図である。 40…セラミック下地、41…配線パターン、42…黒色化パ
ターン、43…セラミック（Al2O3）、44…Niメッキ、45
…金メッキ（端子部）、46…白色部。1 is a plan view of a ceramic package showing an embodiment of the present invention, FIG. 2 is a plan view showing a conductive material pattern of the ceramic package, FIG. 3 is a sectional view taken along line BB of FIG. 1, and FIG. The figure shows the binarized state of part A of the ceramic package, FIG. 5 is a plan view of a conventional ceramic package, FIG. 6 is a perspective view of the wiring pattern in the ceramic package, and FIG. 7 is a PNPN element. FIG. 8 is a perspective view of the assembly, FIG. 8 is a view showing a state in which the PNPN element assembly is bonded to a ceramic package, FIG. 9 is a partial sectional view showing a formation state of a wiring pattern for connecting a PNPN element, and FIG. 10 is a PNPN.
FIG. 11 is a schematic configuration diagram of a pattern recognition system for performing element die bonding, FIG. 11 is a plan view showing an object to be recognized by the pattern recognition device, FIG. 12 is a diagram showing a binarized image by the pattern recognition device, and FIG. The figure is a diagram showing the problems of the prior art. 40 ... Ceramic base, 41 ... Wiring pattern, 42 ... Blackening pattern, 43 ... Ceramic (Al 2 O 3 ), 44 ... Ni plating, 45
… Gold plating (terminal part), 46… White part.
Claims (1)
ージにおいて、 光を吸収する黒色化導電材からなる配線パターンを形成
する際、該配線パターンの周辺を所定の間隔をとって該
配線パターンと同じ材質の黒色化導電材で覆うようにし
たことを特徴とする半導体装置のセラミックパッケー
ジ。1. In a ceramic package in which a semiconductor device is mounted, when a wiring pattern made of a blackening conductive material that absorbs light is formed, the same material as the wiring pattern is formed with a predetermined space around the wiring pattern. A ceramic package for a semiconductor device, wherein the ceramic package is covered with the blackened conductive material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33584487A JPH0779109B2 (en) | 1987-12-28 | 1987-12-28 | Ceramic package for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33584487A JPH0779109B2 (en) | 1987-12-28 | 1987-12-28 | Ceramic package for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175238A JPH01175238A (en) | 1989-07-11 |
| JPH0779109B2 true JPH0779109B2 (en) | 1995-08-23 |
Family
ID=18293025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33584487A Expired - Lifetime JPH0779109B2 (en) | 1987-12-28 | 1987-12-28 | Ceramic package for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779109B2 (en) |
-
1987
- 1987-12-28 JP JP33584487A patent/JPH0779109B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175238A (en) | 1989-07-11 |
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