JPH0779326B2 - Multiplex transmission system - Google Patents
Multiplex transmission systemInfo
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- JPH0779326B2 JPH0779326B2 JP61228226A JP22822686A JPH0779326B2 JP H0779326 B2 JPH0779326 B2 JP H0779326B2 JP 61228226 A JP61228226 A JP 61228226A JP 22822686 A JP22822686 A JP 22822686A JP H0779326 B2 JPH0779326 B2 JP H0779326B2
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、多重化伝送方式の改良に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an improvement in a multiplex transmission system.
(従来の技術) 従来の多重化伝送方式を採用した伝送システムを、第8
図に示す。多重分離化部1と多重分離化部2とは、高速
回線3で接続され、多重分離化部1には、バス4を介し
て低速回線アダプタ51、52,53,…が接続され、多重分離
化部2にはバス6を介し、低速回線アダプタ71,72,73…
が接続されている。低速回線アダプタ51、52,53,…には
低速回線81,82,83,…が接続され低速回線アダプタ71,
72,73、…には、低速回線91,92,93,…が接続されてい
る。(Prior Art) A transmission system adopting a conventional multiplex transmission system is
Shown in the figure. The demultiplexing unit 1 and the demultiplexing unit 2 are connected by a high-speed line 3, and the demultiplexing unit 1 is connected via a bus 4 to low-speed line adapters 5 1 , 5 2 , 5, 3 . , The low-speed line adapters 7 1 , 7 2 , 7, 3 ...
Are connected. Slow adapter 5 1, 5 2, 5 3, Slow 8 1 ... in, 8 2, 8 3, ... are connected Slow adapter 71,
The low speed lines 9 1 , 9 2 , 9 3 , ... Are connected to 7 2 , 7 3 ,.
かかる伝送システムにおいて、高速回線3を用いたデー
タ伝送では、第9図(A)に示すように同期符号Fで狭
まれたnビットのデータフィールドの所要ビットを各低
速回線81,82,83,…に割当てていた。簡単のために各低
速回線81、82,83,…の各4ビットを高速回線3の1フレ
ームに配置するものとすれば、多重分離化部1は低速回
線アダプタ51,52,53,…を介して受取った各4ビットの
データD11,D12,D13,D14,D21,D22,D23,D24,D31,D32,…を
第9図(A)に示すように連続的に1フレームXに配置
して多重化し、伝送していた。そして、高速回線3を介
して、かかる多重化データを受取った多重分離化部2で
は、第9図(B)のように各ビットD11,D12,D13,D14(D
21,D22,D23,D24,D31,D32,)…を、各クロックに基づい
て分離し、バス6を介して、4ビットづつ低速回線アダ
プタ71,72,73…に送出する。低速回線アダプタ71は低速
回線91の回線速度に応じて4ビットづつのデータD11,D
12,D13,D14,D11,D12,D13,D14,…を低速回線91に、第9
図(C)の如く送出する。他の低速回線アダプタ72,73,
…も、上記低速回線アダプタ71と同様の動作を行う。In such transmission systems, high speed data transmission using the line 3, FIG. 9 each Slow 8 1 a required bit n-bit data field Sebamare by synchronization code F as shown in (A), 8 2, It was assigned to 8 3 , ... For simplicity, if each 4 bits of each low speed line 8 1 , 8 2 , 8 3 , ... Are arranged in one frame of the high speed line 3, the demultiplexing unit 1 will use the low speed line adapters 5 1 , 5 2 FIG. 9 shows 4-bit data D 11 ,, D 12 ,, D 13 ,, D 14 ,, D 21 ,, D 22 ,, D 23 , D 24 , D 31 ,, D 32 , ... received through, 5 3 ,. As shown in (A), they are continuously arranged in one frame X, multiplexed, and transmitted. Then, in the demultiplexing unit 2 which has received the multiplexed data via the high speed line 3, as shown in FIG. 9B, each bit D 11 , D 12 , D 13 , D 14 (D
21 , D 22 , D 23 , D 24 , D 31 , D 32 ,) ... are separated based on each clock, and low-speed line adapters 7 1 , 7, 2 7, 7 3 ... Send to. The low speed line adapter 7 1 is 4-bit data D 11 , D according to the line speed of the low speed line 9 1.
12 , D 13 , D 14 , D 11 , D 12 , D 13 , D 14 , ... to the low speed line 9 1
It is sent out as shown in FIG. Other low speed line adapter 7 2 , 7 3 ,
... also performs the same operation as the low-speed line adapter 7 1.
このような従来の多重化伝送方式では、低速回線のnビ
ットのデータ全てを、高速回線の1フレーム内に連続的
に配置しているため、多重分離化部が分離したデータが
nビット同時に低速回線アダプタに与えられるようにな
っていた。このため低速回線アダプタはnビット分のデ
ータバッファが必要となり、システムの構成が大型化、
複雑化し、コストが高くなるという欠点があった。In such a conventional multiplex transmission system, all the n-bit data of the low-speed line are continuously arranged in one frame of the high-speed line. It was supposed to be given to the line adapter. For this reason, the low-speed line adapter requires an n-bit data buffer, which increases the system configuration.
It has the drawback of being complicated and costly.
(発明が解決しようとする問題点) 上記のように、従来の多重化伝送方式によると、低速回
線アダプタにはnビットのデータが同時に与えられるた
め、nビット分のデータバッファが必要となり、システ
ムの構成が大型化、複雑化し、コストが高くなるという
欠点があった。本発明は、このような従来の多重化伝送
方式の欠点に鑑みなされたもので、その目的は、低速回
線アダプタのデータバッファ数を少なくすることがで
き、システムの構成が小型化、簡素化でき、コストを低
くすることのできる多重化伝送方式を提供することであ
る。(Problems to be Solved by the Invention) As described above, according to the conventional multiplex transmission method, since n-bit data is simultaneously provided to the low-speed line adapter, an n-bit data buffer is required, and the system However, there is a drawback in that the configuration of (1) becomes large and complicated, and the cost becomes high. The present invention has been made in view of the above-mentioned drawbacks of the conventional multiplex transmission system, and an object thereof is to reduce the number of data buffers of a low-speed line adapter and to reduce the size and simplification of the system configuration. The purpose of the present invention is to provide a multiplex transmission system that can reduce the cost.
[発明の構成] (問題点を解決するための手段) 本発明では、複数の低速回線からデータを受取って多重
化し、高速回線を介して伝送した後、多重化データを分
離して複数の低速回線へ分配する多重化伝送方式におけ
る多重化前のデータを伝送する上記低速回線から受取っ
た所定のビットのデータを上記高速回線での1フレーム
内に離散させて配置し伝送するようにしたものである。[Structure of the Invention] (Means for Solving the Problems) In the present invention, data is received from a plurality of low-speed lines, multiplexed, transmitted through a high-speed line, and then multiplexed data is separated to obtain a plurality of low-speed lines. The data of a predetermined bit received from the low speed line for transmitting the data before the multiplexing in the multiplex transmission system to be distributed to the line is arranged and transmitted in one frame in the high speed line. is there.
(作用) 上記によると、1の低速回線に対して、高速回線におけ
る1フレーム内に離散されたビットデータが所定の時間
間隔で順次に与えられ得るので、従来のように、1つの
低速回線に割当てられた所定ビットのデータ全てが同時
に与えられる場合に比べて、低速回線アダプタ内のデー
タバッファを減少させることができる。(Operation) According to the above, since the bit data dispersed in one frame in the high-speed line can be sequentially given to the one low-speed line at a predetermined time interval, one conventional low-speed line can be provided. The data buffer in the low-speed line adapter can be reduced as compared with the case where all the data of the assigned predetermined bits are given at the same time.
(実施例) 以下、図面を参照して本発明を説明する。第1図は本発
明の一実施例の方式を採用した伝送システムのブロック
図である。同図において、101,102は多重分離化部を示
す。多重分離化部101と多重分離化部102とは、高速回線
103を介してデータ伝送を行う。1041,1042,1043,…は低
速回線であり低速回線1041,1042,1043…より送られてき
たデータは、低速回線アダプタ1051,1052,1053,…に取
込まれバス106を介して多重分離化部101へ送出される。
多重分離化部101は、バス106を介して受取ったデータを
多重化して高速回線103へ送出するのであるが、この多
重化は制御部107から与えられるビット配置情報aに基
づいて、行われる。即ち、低速回線アダプタ1051,1052,
1053,…は、低速回線1041,1042,1043,…の回線速度と1
フレームを構成しているビット数との情報を検出し、こ
の情報をバス108を介して制御部107へ送出する。制御部
107は、上記の与えられた情報に基づき、低速回線1041,
1042,1043,…の各所定ビットのデータを高速回線103に
おける1フレーム内に離散的に配置するビット配置情報
aを作成する。例えば低速回線1041,1042,1043…の回線
速度が全て同一であり、各1フレームがnビットからな
り、回線数がmであるときには、第2図、第3図に示す
ように高速回線103における1フレームYにおいては、
各低速回線の1フレームの1ビットを夫々配置して、m
ビットで1ブロックを構成し、このブロックをnブロッ
ク送出して1フレームYとなるようにビット配置情報a
を作り出す。Dijは、低速回線104iのj番目のデータを
示している。このように、第3図の如く多重化されて伝
送されたデータを取込んだ多重分離化部102は、多重化
されているデータを分離しバス109へ送出する。このと
きの送出のタイミングは、予め定められていても良い
し、制御部110から与えられる情報によって制御される
ようにしても良い。バス109のデータは、低速回線アダ
プタ1111,1112,1113,…が所定のタイミングで取込み低
速回線1121,1122,1123,…へ送出する。尚、バス113、制
御部110は、多重分離化部102がデータを送出するとき
に、上述のバス108、制御部107と同様の機能をはたす。(Example) Hereinafter, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a transmission system adopting the method of one embodiment of the present invention. In the figure, reference numerals 101 and 102 denote demultiplexing units. The demultiplexing unit 101 and the demultiplexing unit 102 are high-speed lines.
Data is transmitted via 103. 104 1 , 104 2 , 104 3 , ... are low-speed lines, and the data sent from the low-speed lines 104 1 , 104 2 , 104 3 ... are taken in to the low-speed line adapters 105 1 , 105 2 , 105 3 , ... It is sent to the demultiplexing unit 10 1 via the rare bus 106.
The demultiplexing unit 101 multiplexes the data received via the bus 106 and sends it to the high-speed line 103. This multiplexing is performed based on the bit arrangement information a given from the control unit 107. That is, the low speed line adapter 105 1 , 105 2 ,
105 3 , ... is the line speed of the low speed line 104 1 , 104 2 , 104 3 , ... and 1
Information about the number of bits forming the frame is detected, and this information is sent to the control unit 107 via the bus 108. Control unit
107 is a low speed line 104 1 , based on the above given information.
Bit arrangement information a for arranging data of predetermined bits 104 2 , 104 3 , ... In a single frame in the high-speed line 103 in a discrete manner is created. For example, when the low speed lines 104 1 , 104 2 , 104 3 ... Have the same line speed, each frame consists of n bits, and the number of lines is m, as shown in FIG. 2 and FIG. In one frame Y on line 103,
1 bit of 1 frame of each low speed line is allocated respectively, and m
One block is made up of bits, and n blocks of this block are transmitted to form one frame Y.
To produce. D ij indicates the j-th data on the low speed line 104 i . In this way, the demultiplexing unit 102 that has taken in the data that has been multiplexed and transmitted as shown in FIG. 3 separates the multiplexed data and sends it to the bus 109. The transmission timing at this time may be determined in advance, or may be controlled by the information given from the control unit 110. The data of the bus 109 is taken in by the low speed line adapters 111 1 , 111 2 , 111 3 , ... At a predetermined timing and sent to the low speed lines 112 1 , 112 2 , 112 3 ,. The bus 113 and the control unit 110 have the same functions as the bus 108 and the control unit 107 when the demultiplexing unit 102 sends data.
このように構成された伝送システムにおいて、低速回線
1041より受取った4ビットのデータを高速回線103にお
ける1フレームYの中に配置する場合には、第4図のよ
うに、mビット毎にデータD11,D12,D13,D14と配置する
ように、ビット配置情報aが多重分離化部101へ制御部1
07から与えられる。そこで多重分離化部101は、第5図
(A)に示す如くにデータを多重化して高速回線103へ
送出する。多重分離化部102はこの多重化データを受取
り分離してバス9へデータD11,D12,D13,D14,D11,…を第
5図(B)のタイミングで送出する。低速回線アダプタ
1111は第5図(B)のタイミングでデータD11,D12,D13,
D14,D11,…を取込み、第5図(C)のタイミング(低速
回線1121の回線速度に対応したタイミング)で低速回線
1121へ送出する。このため、低速回線アダプタ1111は、
バス109から取込んだデータを同時に2ビット保持する
必要がないから、データバッファは1ビット分で済む低
速回線アダプタ1112,1113,…についても同様であるか
ら、システム全体としてデータバッファを従来より少な
くすることができる。特に、低速回線の回線速度を考慮
して、高速回線の1フレームに所定ビットを離散配置す
るならば、データバッファを最小にすることが可能であ
る。In a transmission system configured in this way, low-speed lines
When arranging the 4-bit data received from 104 1 in one frame Y in the high-speed line 103, as shown in FIG. 4, data D 11 , D 12 , D 13 and D 14 are set every m bits. The bit arrangement information a is transmitted to the demultiplexing unit 101 so that the control unit 1
Given by 07. Therefore, the demultiplexing unit 101 multiplexes the data and sends it to the high-speed line 103 as shown in FIG. The demultiplexing unit 102 receives the demultiplexed data and demultiplexes it, and sends the data D 11 , D 12 , D 13 , D 14 , D 11 , ... To the bus 9 at the timing shown in FIG. 5 (B). Low speed line adapter
111 1 is data D 11 , D 12 , D 13 , at the timing of FIG.
D 14 , D 11 , ... are taken in and the low speed line is set at the timing shown in FIG. 5 (C) (timing corresponding to the line speed of the low speed line 112 1 ).
Send to 112 1 . Therefore, the low speed line adapter 111 1
Since it is not necessary to hold 2 bits of data taken in from the bus 109 at the same time, the same applies to the low-speed line adapters 111 2 , 111 3 , etc., which require only 1 bit for the data buffer. Can be less. In particular, if the predetermined bit is discretely arranged in one frame of the high speed line in consideration of the line speed of the low speed line, the data buffer can be minimized.
尚、本実施例では、m個の低速回線アダプタがある場合
に、mビット毎に1ビットのデータを配置したが、低速
回線の回線速度が遅い場合には、第6図に示すように、
2mビット毎(一般的にはlmビット毎、l;自然数)であっ
ても良い、低速回線の回線速度が速い場合には逆に、m/
lビット毎でも良い。また、等間隔である必要はなく第
7図のように、夫々のビットのデータが異なる間隔で多
重化されるようにしても良い。また、高速回線の1フレ
ームに配置すべき、1の低速回線から受取るデータのビ
ット数は、本実施例のように4ビットでなくとも良い。In the present embodiment, when there are m low-speed line adapters, 1-bit data is arranged for every m bits, but when the line speed of the low-speed line is slow, as shown in FIG.
It may be every 2m bits (generally every lm bit, l; natural number). Conversely, if the line speed of the low speed line is fast, conversely m /
It may be l bits. Further, the data need not be arranged at equal intervals, and the data of each bit may be multiplexed at different intervals as shown in FIG. Further, the number of bits of data to be placed in one frame of a high speed line and received from one low speed line may not be 4 bits as in the present embodiment.
[発明の効果] 以上説明したように本発明によれば、1つの低速回線へ
送られるべきデータが、高速回線の1フレーム内で離散
されて配置されるので、低速回線アダプタのデータバッ
ファを減少させることができ、システムの構成を小型
化、簡素化でき、コストを低下させることができる。As described above, according to the present invention, the data to be sent to one low-speed line is arranged discretely within one frame of the high-speed line, so the data buffer of the low-speed line adapter is reduced. Therefore, the system configuration can be downsized and simplified, and the cost can be reduced.
第1図は本発明の一実施例による伝送システムのブロッ
ク図、第2図、第4図は多重化のためにデータを配置す
る手法を示す図、第3図、第5図、第6図、第7図は多
重化されたデータを示す図、第8図は従来の多重化伝送
方式を採用した伝送システムのブロック図、第9図は従
来の多重化伝送方式により多重化されたデータを示す図
である。 101,102……多重分離化部 103……高速回線 1041,1042,1043,…,1121,1122,1123,……低速回線 107,110……制御部FIG. 1 is a block diagram of a transmission system according to an embodiment of the present invention, FIGS. 2 and 4 are diagrams showing a method of arranging data for multiplexing, FIG. 3, FIG. 5, and FIG. , FIG. 7 is a diagram showing multiplexed data, FIG. 8 is a block diagram of a transmission system adopting a conventional multiplex transmission system, and FIG. 9 is a diagram showing data multiplexed by the conventional multiplex transmission system. FIG. 101,102 ... demultiplexer 103 ... high-speed line 104 1 , 104 2 , 104 3 , ..., 112 1 , 112 2 , 112 3 , ... low-speed line 107,110 ... control unit
Claims (2)
化し、高速回線を介して伝送した後、多重化データを分
離して複数の低速回線へ分配する多重化伝送方式におい
て、多重化前のデータを伝送する前記低速回線から受取
った所定ビットのデータを、前記高速回線での1フレー
ム内に離散させて配置し伝送することを特徴とする多重
化伝送方式。1. A multiplexing transmission system for receiving data from a plurality of low-speed lines, multiplexing the data, transmitting the data via a high-speed line, separating the multiplexed data and distributing the separated data to the plurality of low-speed lines. A multiplex transmission system, wherein predetermined bits of data received from the low-speed line for transmitting data are arranged and transmitted in one frame in the high-speed line in a discrete manner.
いて決定することを特徴とする特許請求の範囲第(1)
項記載の多重化伝送方式。2. A discrete interval is determined based on a line speed of a low speed line.
The multiplex transmission method described in the item.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228226A JPH0779326B2 (en) | 1986-09-29 | 1986-09-29 | Multiplex transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228226A JPH0779326B2 (en) | 1986-09-29 | 1986-09-29 | Multiplex transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384217A JPS6384217A (en) | 1988-04-14 |
| JPH0779326B2 true JPH0779326B2 (en) | 1995-08-23 |
Family
ID=16873147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228226A Expired - Fee Related JPH0779326B2 (en) | 1986-09-29 | 1986-09-29 | Multiplex transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779326B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS534413A (en) * | 1976-07-02 | 1978-01-17 | Hitachi Ltd | Hybrid multiplez transmission systen for broacdast lines and telephone lines |
| JPS5316519A (en) * | 1976-07-29 | 1978-02-15 | Nec Corp | Time division multiplication system and its apparatus |
-
1986
- 1986-09-29 JP JP61228226A patent/JPH0779326B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384217A (en) | 1988-04-14 |
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