JPH0782743B2

JPH0782743B2 - 半導体記憶装置

Info

Publication number: JPH0782743B2
Application number: JP62243053A
Authority: JP
Inventors: 哲哉松村; 雅彦吉本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-09-28
Filing date: 1987-09-28
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPS6486396A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体記録装置に関するもので、特に、送ら
れてくるデータを記憶しながら、それまで記憶したデー
タを先着順に出力の要求に応じて読み出すようにしたFI
FOメモリなどとして使用される半導体記録装置に関する
ものである。

〔従来の技術〕

第４図はFIFOメモリの従来例を示すブロック図である。
図において、１は複数のメモリセルがｎビット×ｋ行の
マトリクス状に配列されたメモリセルアレイ、２は上記
メモリセルアレイ１の中から各行（ｎビット）を順次選
択する選択手段となるリングポインタである。そして、
このリングポインタ２によって選択されたｎビットのメ
モリセル内に、入力ドライバ３を介してｎビットの入力
データDI₁〜DI_nが入力され、あるいは選択されたｎビッ
トのメモリセル内の記憶データが、出力データDO₁〜DO_n
として出力ドライバ４を介して出力される。この動作に
おいて、読出し選択は、より早くデータが記憶されたメ
モリセルから順に行なわれる。なお、５は上記入力ドラ
イバ３および出力ドライバ４をコントロールするコント
ロール回路である。

第５図は上記したリングポインタ２の構成を示す回路図
であり、このリングポインタ２は、第１のリセット端子
付きフリップフロップ６を第１段目のフリップフロップ
として、その後段に第２のリセット端子付きフリップフ
ロップ７を（ｋ−１）段縦続接続したｋ段のマスタース
レーブ型のフリップフロップにより構成されている。上
記した各フリップフロップ6,7はデータ入力端子8,マス
ターデータ出力端子9,スレーブデータ出力端子10,クロ
ック端子11,リセット端子12を有している。そして、各
フリップフロップ6,7のスレーブデータ出力端子10をそ
の次段のフリップフロップ７のデータ入力端子８にそれ
ぞれ接続し、かつ第ｋ段目のフリップフロップ７のスレ
ーブデータ出力端子10を第１段目のフリップフロップ６
のデータ入力端子８に接続して、全体がリング状の接続
構成となるようにしてある。また、各フリップフロップ
6,7のクロック端子11同士およびリセット端子12同士は
それぞれ共通接続されている。さらに、各フリップフロ
ップ6,7のマスターデータ出力端子９にはそれぞれアド
レス線AD₁〜AD_kが接続されており、このアドレス線AD₁
〜AD_kは第４図のメモリセルアレイ１の各行を構成する
メモリセルにそれぞれ接続されている。

第６図は、上記したリングポインタ２の第１段目をなす
第１のリセット端子付きフリップフロップ６の回路図で
あり、NMOSトランスミッションゲート13,14、PMOSトラ
ンスミッションゲート15,16、４つのインバータ17,18,1
9,20、NORゲート21およびNANDゲート22からなってい
る。そして、リセット端子12に入力されるリセット信号
▲▼が「Ｌ」レベルになると、クロック端子11に与
えられるクロック信号φが「Ｈ」レベルか「Ｌ」レベル
かにかかわらずマスターデータ出力端子９にマスターデ
ータ出力DO_Mとして「Ｈ」レベルの信号を出力する。一
方、リセット信号▲▼が「Ｈ」レベルになると通常
のマスタースレーブフリップフロップとして動作する。
すなわち、マスタースレーブフリップフロップとしての
動作では、クロック端子11に入力されるクロック信号φ
の立ち上がると、データ入力端子８に入力されているデ
ータDIをマスターデータ出力端子９にマスターデータ出
力DO_Mとして出力する一方、クロック信号φが立ち下が
ると、マスター段にマスターデータ出力DO_Mをラッチす
るとともに、スレーブ段にそのマスターデータ出力DO_M
を転送してスレーブデータ出力端子10よりスレーブデー
タ出力DO_Sとして出力し、次段のフリップフロップ７が
次のクロック信号φの立ち上がりで上記スレーブデータ
出力DO_Sを取り込める状態にする。

第７図は、前記したリングポインタ２の第２段目〜第ｋ
段目をなす第２のリセット端子付きフリップフロップ７
の回路図であり、NMOSトランスミッションゲート23,2
4、PMOSトランスミッションゲート25,26、３つのインバ
ータ27,28,29およびNANDゲート30,31からなっている。
そして、リセット端子12に入力されるリセット信号▲
▼が「Ｌ」レベルになると、クロック端子11に与えら
れるクロック信号φが「Ｈ」レベルか「Ｌ」レベルかに
かかわらず、マスターデータ出力端子９およびスレーブ
データ出力端子10にそれぞれ「Ｌ」レベルの信号を出力
する。一方、リセット信号▲▼が「Ｈ」レベルにな
ると通常のマスタースレーブフリップフロップとして動
作する。すなわち、マスタースレーブフリップフロップ
としての動作では、クロック端子11に入力されるクロッ
ク信号φの立ち上がると、データ入力端子８に入力され
ているデータDIをマスターデータ出力端子９にマスター
データ出力DO_Mとして出力する一方、クロック信号φが
立ち下がると、マスター段にマスターデータ出力DO_Mを
ラッチするとともに、スレーブ段にそのマスターデータ
出力DO_Mを転送してスレーブデータ出力端子10よりスレ
ーブデータ出力DO_Sとして出力し、次段のフリップフロ
ップが次のクロック信号φの立ち上がりで上記スレーブ
データ出力DO_Sを取り込める状態にする。

従来のFIFOメモリにおける選択手段であるリングポイン
タ２は上記のように構成され、その動作は第８図に示す
タイミングチャートのようになる。

すなわち、まず各フリップフロップ6,7の共通接続され
たリセット端子12に入力されるリセット信号▲▼が
「Ｌ」レベルになると、第１段目のフリップフロップ６
のマスターデータ出力端子９のみがマスターデータDO_M
として「Ｈ」レベルの信号を出力し、アドレス線AD₁が
「Ｈ」レベルになる。他方、他のフリップフロップ７の
マスターデータ出力端子９はマスターデータDO_Mとして
「Ｌ」レベルの信号を出力し、アドレス線AD₂〜AD_kは
「Ｌ」レベルとなる。

次にリセット信号▲▼が「Ｈ」レベルになると、ク
ロック端子11に入力されるクロック信号φの立上がり
で、第２段目のフリップフロップ７のマスターデータ出
力端子９のみがマスターデータ出力DO_Mとして「Ｈ」レ
ベルの信号を出力してアドレス線AD₂が「Ｈ」レベルと
なり、このとき他のフリップフロップ6,7より出力され
るマスターデータ出力DO_Mはすべて「Ｌ」レベルとな
る。そして、次のクロック信号φの立下がりによって、
第２段目のフリップフロップのマスターデータ出力DO_M
は「Ｈ」レベルにラッチされる。

さらに次のクロック信号φの立上がりで、第３段目のフ
リップフロップ７のマスターデータ出力端子９のみが
「Ｈ」レベルの信号を出力し、アドレス線AD₃のみが
「Ｈ」レベルとなる。

上記の動作により、クロック信号φに同期してアドレス
線AD₁,AD₂,…,AD_kまで１つずつ順次「Ｈ」レベルとな
り、第ｋ番目のクロック信号φの立下がりによりｋ段目
のフリップフロップのマスターデータ出力DO_Mが「Ｈ」
レベルにラッチされる。そして、次のクロック信号φの
立下がりで、第１段目のフリップフロップ１のマスター
データ出力DO_Mが「Ｈ」レベルになる。

このように、リセット信号▲▼が「Ｌ」レベルにさ
れない限り、第８図に示すようにクロック信号φに同期
してアドレス線AD₁〜AD_kがシーケシャルかつ循環的に選
択され、これにより第４図に示すメモリセルアレイ１の
各行が順次選択される。

〔発明が解決しようとする問題点〕

従来のFIFOメモリはその選択手段であるリングポインタ
２が上記のように構成されているため、メモリ製造後の
検査段階でメモリセルの一部に不良ビットが発見されて
も、その不良ビットを避けて選択する手立てがないた
め、全体を不良として処理しなければならず冗長性が無
いという問題点があった。そして、このような問題は、
FIFOメモリに限らず、メモリセルアレイの行または列を
順次選択してデータの入出力を行なう他の半導体記憶装
置にも共通の問題となっている。

この発明は、このような問題点を解消するためになされ
たもので、メモリセルの一部に不良ビットが生じた場合
でも、その不良ビットを避たメモリセルの選択が可能な
冗長性のある半導体記録装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記録装置は、複数のメモリセルが
マトリクス状に配列されてなるメモリセルアレイと、こ
のメモリセルアレイのメモリセルを順次選択する機能を
有するとともに、外部からの非可逆処理を受けることに
よって一部のメモリセルを避けつつメモリセルの順次選
択を行なうことが可能な選択手段と、この選択手段によ
り選択されたメモリセルに対して情報の書込みを行う入
力手段と、前記選択手段により選択されたメモリセルに
蓄えられている情報の読出しを行う出力手段とを備えて
いる。

〔作用〕

この発明においては、メモリセルアレイのメモリセルの
一部に不良ビットが生じた場合、選択手段に対して外部
からの非可逆処理を施すことにより、その選択手段によ
るメモリセルの選択において不良ビットを有するメモリ
セルを避けた選択が行われ、不良ビットにより支障を受
けることなくデータの入出力が正常に行われる。

〔実施例〕

第１図はこの発明による半導体記憶装置の一実施例であ
るFIFOメモリに用いられる選択手段としてのリングポイ
ンタ２の全体構成を示す回路図、第２図はそのFIFOメモ
リのブロック図である。第１図に示すリングポインタ２
は、従来例で述べたマスタースレーブ型の第１のリセッ
ト端子付きフリップフロップ６と、レーザトリマ用端子
32を有するマスターブレード型のセレクタ機能付きフリ
ップフロップ33と、同じくレーザトリマ用端子34を有す
るスイッチ回路35とからなり、上記したリセット端子付
きフリップフロップ６を初段のフリップフロップとし
て、その後段に上記したセレクタ機能付きフリップフロ
ップ33を（ｋ−１）段縦続接続し、さりにその後段に上
記スイッチ回路35を介してセレクタ機能付きフリップフ
ロップ33をｍ段縦続接続することにより構成されてい
る。リセット端子付きフリップフロップ６と同様に、セ
レクタ機能付きフリップフロップ33もデータ入力端子3
6,マスターデータ出力端子9,スレーブデータ出力端子3
7,クロック端子11,リセット端子12を有し、初段のフリ
ップフロップ６のスレーブデーダ出力端子10はその次段
のフリップフロップ33のデータ入力端子36に、以後の各
段のフリップフロップ33のスレーブデータ出力端子10は
その次段のフリップフロップ33のデータ入力端子36にそ
れぞれ接続され、かつ第ｋ段目のフリップフロップ33の
スレーブデータ出力端子37はスイッチ回路35の入力端子
I_Nに接続されている。

一方、スイッチ回路35の出力端子O_Nは第（ｋ＋１）段目
のフリップフロップ33のデータ入力端子36に接続され、
それ移行では上記した接続手順により各段のフリップフ
ロップ33が順次第（ｋ＋ｍ）段まで接続され、その第
（ｋ＋ｍ）段目のフリップフロップ33のスレーブデータ
出力端子37は折り返してスイッチ回路35の折返し入力端
子I_Rに接続され、さらにスイッチ回路35の折返し出力端
子O_Rは初段のフリップフロップ６のデータ入力端子８に
接続されて、全体として（ｋ＋ｍ）段のフリップフロッ
プ6,33がスイッチ回路35を介してリング状に接続された
構成となるようにしてある。

また、各フリップフロップ6,33のクロック端子11同士お
よびリセット端子12同士はそれぞれ共通接続されてい
る。さらに、各フリップフロップ6,33のマスターデータ
出力端子９にはそれぞれアドレス線AD₁〜AD_k+mが接続さ
れている。そして、フリップフロップ33およびスイッチ
回路35のレーザトリマ用端子32,34はレーザ照射により
断線可能なポリシリコンヒューズにより形成されてい
る。

スイッチ回路35は、入力端子I_N・折返し出力端子O_R間を
結ぶNMOSトランスミッションゲート38、入力端子I_N・出
力端子O_N間を結ぶPMOSトランスミッションゲート39およ
び折返し入力端子I_R・折返し出力端子O_R間を結ぶPMOSト
ランスミッションゲート40を有し、これらトランスミッ
ションゲートの各ゲート電極は共通のノードＮに接続さ
れ、このノードＮはレーザトリマ用端子34を介して電源
電圧V_ccにプルアップされている。したがって、レーザ
トリマ用端子34が断線されない通常の状態では、NMOSト
ランスミッションゲート38がオン、PMOSトランスミッシ
ョンゲート39,40がオフとなって入力端子I_N・折返し出
力端子O_R間は電気的に導通状態となり、第ｋ段目のフリ
ップフロップ33のスレーブデータ出力端子37は初段のフ
リップフロップ６のデータ入力端子８に接続され、ｋ段
のリングポインタとして動作することになる。

一方、スイッチ回路35のレーザトリマ用端子34が断線さ
れた状態では、各トランスミッションゲート38.39,40の
ゲート電極がGNDにプルダウンされ、NMOSトランスミッ
ションゲート38がオフ、PMOSトランスミッションゲート
39,40がオフとなって入力端子I_N・出力端子O_N間および
折返し入力端子I_R・折返し出力端子O_R間がそれぞれ電気
的に導通状態となり、第ｋ段のフリップフロップ33のス
レーブデータ出力端子37は第（ｋ＋１）段目のフリップ
フロップ33のデータ入力端子36に、また第（ｋ＋ｍ）段
目のフリップフロップ33のスレーブデータ出力端子37は
初段のフリップフロップ６のデータ入力端子８にそれぞ
れ接続され、第１図のリングポインタ２は全体として
（ｋ＋ｍ）段のリングポインタを形成している。ただ
し、後述するように、（ｋ＋ｍ）段のすべてが同時使用
されるわけではない。そして、このうちのｍ段のフリッ
プフロップ33と上記スイッチ回路35とは、不良セルのか
わりに冗長セルを使用・選択するための代替選択手段を
形成している（詳細は後述する）。

第３図は、第１図に示すリングポインタ２を構成するセ
レクタ機能付きフリップフロップ33のうち、第ｌ段目の
ものについてその具体的構成を示した回路図であり、従
来例で述べたマスタースレーブ型の第２のリセット端子
付きフリップフロップ７と、レーザトリマ用端子32,PMO
Sトランスミッションゲート41,NMOSトランスミッション
ゲート42,プルアップ抵抗43などからなるラッチ回路44
と、NMOSトランスミッションゲート45,46,47,48からな
るゲート回路49とで構成されている。そして、ラッチ回
路44では、レーザトリマ用端子32が断線されない通常の
状態において、電源電圧V_ccが与えられるとノードS
_l（セレクト信号ノード）が「Ｈ」レベルにプルアップ
され、これによりPMOSトランスミッションゲ41がオフ、
NMOSトランスミッション42がオンとなってノードが「Ｌ」レベルとなる状態にラッチされる。一方、レー
ザトリマ用端子32が断線されると、ノードS_lが「Ｌ」レ
ベルにプルダウンされ、これによりPMOSトランスミッシ
ョンゲート41がオン、NMOSトランスミッションゲート42
がオフとなってノードが「Ｈ」レベルとなる状態にラッチされる。

またゲート回路49では、ラッチ回路44のノードS_lが
「Ｈ」レベル、ノードが「Ｌ」レベルとなるレーザトリマ用端子32の非断線時
において、NMOSトランスミッションゲート45,47がオ
ン、NMOSトランスミッションゲート46がオフとなり、フ
リップフロップ７の入力端子，出力端子がデータ入力端
子36、スレーブデータ出力端子37に直結されてフリップ
フロップ33全体を通常のマスタースレーブフリップフロ
ップとして動作させる。一方、ラッチ回路44のノードS_l
が「Ｌ」レベル、ノードが「Ｈ」レベルとなるレーザトリマ用端子32の断線時に
おいては、MMOSトランスミッションゲート45,47がオ
フ、NMOSトランスミッションゲート46がオンとなり、前
段（（ｌ−１）段）のフリップフロップ33のスレーブデ
ータ出力端子37を第ｌ段を飛び越えて次段（（ｌ＋１）
段）のフリップフロップ33のデータ入力端子36に直接さ
せ、またこのときオン抵抗の十分小さいNMOSトランスミ
ッションゲート42がオンとなって、マスターデータ出力
端子９の出力が「Ｈ」レベルであるか「Ｌ」レベルであ
るかにかかわらず、行選択線AD_lを強制的に「Ｌ」レベ
ルに固定するようにしてある。

またFIFOメモリの全体の構成をブロック図で示す第２図
において、メモリセルアレイ１では、選択手段となる上
記したリングポインタ２の各行選択線AD₁〜AD_k+mに対応
させて、ｍ行の冗長メモリセル1aを含むｎビット×（ｋ
＋ｍ）行のマトリクス状にメモリセルが配列され、各行
選択線AD₁〜AD_k+mがメモリセルアレイ１の対応する各行
のメモリセルにそれぞれ接続されている。入力ドライバ
3,出力ドライバ4,コントロール回路５などについては従
来例と同様である。

次に上記実施例のFIFOメモリの動作について説明する。

製造後の最初のテストにおいて、メモリセルに不良ビッ
トがなく良品であると判定された場合、レーザトリマ装
置によるいレーザトリマ用端子32,34などの断線処理は
行われない。したがってリングポインタ２では、第１図
においてスイッチ回路35の入力端子I_N・折返し出力端子
O_R間が電気的に導通状態となり、初段から第ｋ段目まで
のフリップフロップ6,33からなるｋ段のリングポインタ
として動作することになる。すなわち、リセット信号▲
▼が入力されて先ず初段の行選択線AD₁が選択さ
れ、ついでリセット信号▲▼が立ち上がるとクロッ
ク信号φに同期して行選択線AD₂,AD₃,…AD_k,AD₁の順序
で順次シーケンシャルに選択が行われ、全体としてｎビ
ット×ｋ行のFIFOメモリとして動作する。このときｍ行
の冗長メモリセル1aは使用されない。

次に、製造後の最初のテストにおいて、例えばメモリセ
ルアレイ１の第ｌ行に不良ビットが発見された場合、ま
ず不良ビットの存在するメモリセルに対するリングポイ
ンタ２の第ｌ段目のフリップフロップ33におけるレーザ
トリマ用端子32が外部のレーザトリマ装置によって非可
逆的に断線処理される。これにより第ｌ段目のフリップ
フロップ33では、先述したように第３図においてゲート
回路49のNMOSトランスミッションゲート46がオンとなっ
て、第（ｌ−１）段目のフリップフロップ33のスレーブ
データ出力端子37が第ｌ段目のフリップフロップ33を飛
び越えて（ｌ＋１）段目のフリップフロップ33のデータ
入力端子36に接続されるため、このときリングポインタ
２は（ｋ−１）段のリングポインタとして動作すること
になる。すなわち、行選択線の選択はAD₁,AD₂,…,A
D_l-1,AD_l+1,AD_k,AD₁というように不良ビットの存在する
行を避けて順次行われる。

このように使用形態においても、FIFOメモリとしての機
能は十分達成できるが、ここではさらに以下の処理を施
すことにより不良ビットの存在する行を冗長メモリ1aの
中の１行に置き換えて、ｎビット×ｋ行のFIFOメモリと
して使用される。

すなわち、上記した第ｌ段目のフリップフロップ33のレ
ーザトリマ用端子32の断線に加えて、第１図におけるリ
ングポインタ２のスイッチ回路35のレーザトリマ用端子
34が同様に非可逆的に断線処理される。これにより、ス
イッチ回路35の入力端子T_N・出力端子O_N間および折返し
入力端子I_R・折返し出力端子O_R間が電気的に導通状態と
なり、第ｋ段目のフリップフロップ33の後にｍ段分のフ
リップフロップ33が接続された形となる。この付加され
たｍ段分のフリップフロップ33の中から、第ｌ段目のフ
リップフロップ33と置き換えられるフリップフロップ33
をひとつ残しつつ他のフリップフロップ33を不能化して
おくために、第（ｋ＋１）段〜第（ｋ＋ｍ）段のうち任
意の（ｍ−１）個のフリップフロップ33のレーザトリマ
用端子32が同じくレーザトリマ装置により断線処理され
る。例えば第（ｋ＋１）段目のフリップフロップ33のレ
ーザトリマ用端子32を残して、第（ｋ＋２）段目〜第
（ｋ＋ｍ）段目のフリップフロップ33のレーザトリマ用
端子32が断線処理されると、この場合のリングポインタ
２では、リセット信号▲▼の入力により先ず行選択
線AD₁が選択され、ついでリセット信号▲▼が立ち
上がったあとのクロック信号φに同期してAD₂,AD₃,…,A
D_l-1,AD_l+1,…,AD_k,AD_k+1,AD₁…の順序で行選択線が順
次選択される。したがって、このような代替選択を行な
わせることにより、全体としてｎビット×ｋ行のFIFOメ
モリとして動作することになる。ｎビット×ｋ行のメモ
リセルのうちＭ個のメモリセルが不良であるときには、
それらに対応するフリップフロップ33のレーザトリマ用
端子32を断線処理するとともに、ｎビット×ｍ行のメモ
リセルに対応するｍ個のフリップフロップ33のうち（ｍ
−Ｍ）個のフリップフロップ33のレーザトリマ用端子32
を断線処理すればよい。（スイッチ回路35内のレーザト
リマ用端子34の断線処理も同様に行なわれる。）データ
が記憶された順序に従ってデータの読出しを行なうとい
うFIFOメモリの機能は従来と同様である。

なお、上記実施例ではレーザトリマ用端子32を有するセ
レクタ機能付きフリップフロップ33を構成要素とするリ
ングポインタ２でメモリセルアレイ１の行選択を行う例
について説明したが、これに限らず上記リングポインタ
２を列選択に用いても同様の動作を行わせることができ
る。

また、上記実施例では書込み，読出し動作については述
べなかったが、上記リングポインタ２を書込み用，読出
し用として２個用意することにより、書込み，読出しを
非同期に行うことも可能である。

さらに、上記実施例では外部からの非可逆処理によって
セレクタ機能付きフリップフロップ33およびスイッチ回
路35の機能を替える手段として、レーザ照射（レーザブ
ロー）により断線して非可逆的プログラムを行なうポリ
シリコンヒューズからなるレーザトリマ用端子32,34を
用いたが、電気的に断線処理できる電気ヒューズを用い
てもよく、レーザアニールにより電気的に遮断できるポ
リシリコンヒューズを用いてもよい。

〔発明の効果〕

以上のようにこの発明によれば、メモリセルアレイのメ
モリセルを順次選択する選択手段として、外部からの非
可逆処理により任意のメモリセルを避けた選択を行うこ
とのできるものを用いたので、メモリセルの一部に不良
ビットが生じた場合にも不良ビットを有するメモリセル
を避けた選択が可能となり、冗長性のある半導体記憶装
置とすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるFIFOメモリに用いら
る選択手段としてのリングポインタの全体構成を示す回
路図、第２図はそのFIFOメモリの全体ブロック図、第３
図はセレクタ機能付きフリップフロップの具体的構成を
示す回路図、第４図は従来のFIFOメモリを示すブロック
図、第５図はそのリングポインタを示す回路図、第６図
はそのリングポインタを構成する第１のリセット端子付
きフリップフロップの回路図、第７図はそのリングポイ
ンタを構成する第２のリセット端子付きフリップフロッ
プの回路図、第８図はそのリングポインタの動作を示す
タイミングチャートである。図において、１はメモリセルアレイ、２は選択手段であ
るリングポインタ、３は入力ドライバ、４は出力ドライ
バである。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルがマトリクス状に配列さ
れてなるメモリセルアレイと、このメモリセルアレイのメモリセルを順次選択する機能
を有するとともに、外部からの非可逆処理を受けること
によって一部のメモリセルを避けつつメモリセルの順次
選択を行なうことが可能な選択手段と、この選択手段により選択されたメモリセルに対して情報
の書込みを行う入力手段と、前記選択手段により選択されたメモリセルに蓄えられて
いる情報の読出しを行う出力手段とを備え、前記選択手段は、１つのリセット端子付きマスタースレーブフリップフロ
ップと、レーザトリマ用端子を夫々有し、該各レーザトリマ用端
子が断線されているか否かによって、入力された信号を
前記リセット端子付きマスタースレーブフリップフロッ
プに入力するか、前記リセット端子付きマスタースレー
ブフリップフロップに入力せずそのまま出力するかを選
択する複数のセレクタ機能付きフリップフロップとを含むリングポインタである半導体記憶装置。
【請求項２】前記セレクタ機能付きフリップフロップ
は、リセット端子付きフリップフロップと、レーザトリマ用
端子が断線されていない場合に第１の論理レベルの信号
を出力し、レーザトリマ用端子が断線されている場合に
前記第１の論理レベルの信号と相補的な第２の論理レベ
ルを出力するラッチ回路と、このラッチ回路の出力により、入力された信号をこのセ
レクタ機能付きフリップフロップのリセット端子付きマ
スタースレーブフリップフロップに入力するか、リセッ
ト端子付きマスタースレーブフリップフロップに入力せ
ずそのまま出力するかを選択するゲート回路とを有する
特許請求の範囲第１項記載の半導体記憶装置。
【請求項３】前記メモリセルアレイは冗長メモリセルを
有しており、前記選択手段は、外部からの非可逆処理を受けることに
よって、選択を避けたメモリセルの代替として前記冗長
メモリセルの選択を行なう代替選択手段を有する、特許
請求の範囲第１項または第２項記載の半導体記憶装置。