JPH0783068B2 - Method of manufacturing package for semiconductor device - Google Patents
Method of manufacturing package for semiconductor deviceInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000007747 plating Methods 0.000 claims description 44
- 238000001465 metallisation Methods 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 238000005219 brazing Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 229910000510 noble metal Inorganic materials 0.000 claims description 9
- 238000005520 cutting process Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000013067 intermediate product Substances 0.000 claims description 4
- 239000010970 precious metal Substances 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052573 porcelain Inorganic materials 0.000 claims description 3
- 238000010304 firing Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 1
- 239000010931 gold Substances 0.000 description 13
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- NEIHULKJZQTQKJ-UHFFFAOYSA-N [Cu].[Ag] Chemical compound [Cu].[Ag] NEIHULKJZQTQKJ-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- ALKZAGKDWUSJED-UHFFFAOYSA-N dinuclear copper ion Chemical compound [Cu].[Cu] ALKZAGKDWUSJED-UHFFFAOYSA-N 0.000 description 1
- 238000002845 discoloration Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置用パッケージの製造方法に関し、
特に工程が簡略され、しかも信頼性の優れた半導体装置
用パッケージの製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device package,
In particular, the present invention relates to a method for manufacturing a semiconductor device package which has a simplified process and excellent reliability.
一般に、半導体素子等を収納する半導体装置用パッケー
ジにおいては、入出力あるいは、直流バイアス電圧を印
加するための複数の金属端子が設けられている。これら
の金属端子は、端子間の絶縁性を保持するために、メタ
ライズが形成された絶縁部材にろう接されている。ま
た、2素子以上のダイオード素子とか、バイポーラ型シ
リコントランジスタ素子を搭載するといった半導体装置
用パッケージにおいては、金属端子と半導体素子の電極
との絶縁性を保持し、半導体素子をろう接固定するため
のメタライズパターンが、絶縁部材上に構成されてい
る。さらに、蓋部材等を、ろう接気密封止するパッケー
ジにおいては、入出力端子と絶縁された封止用メタライ
ズパターンを有する。In general, a semiconductor device package that houses a semiconductor element or the like is provided with a plurality of metal terminals for input / output or for applying a DC bias voltage. These metal terminals are brazed to a metallized insulating member in order to maintain insulation between the terminals. Further, in a semiconductor device package in which two or more diode elements or a bipolar silicon transistor element are mounted, the insulating property between the metal terminal and the electrode of the semiconductor element is maintained and the semiconductor element is brazed and fixed. The metallized pattern is formed on the insulating member. Further, the package for hermetically sealing the lid member and the like by brazing has a metallizing pattern for sealing which is insulated from the input / output terminals.
これらの半導体装置用パッケージにおいては、半導体装
置が組み込まれる、外部装置の実装密度を高めるために
小形化が進んできている。In these semiconductor device packages, miniaturization has been advanced in order to increase the packaging density of external devices in which the semiconductor devices are incorporated.
第2図(a)〜(h)は、従来の半導体装置用パッケー
ジの製造方法の一例を説明するための製造過程のパッケ
ージ断面図である。まず第2図(a)に示すようなアル
ミナ磁器等からなる生シート板1を準備する。次に、第
2図(b)に示すように、スルホール2を形成する。次
いで、第2図(c)に示すように、タングステン等から
なるメタライズパターン3a,3bを印刷形成する。ここ
で、3aは、金属端子をろう付し、かつ搭載する半導体素
子の電極と接続するためのメタライズパターンを示し、
3bは、半導体素子等のろう接固着するためのメタライズ
パターンを示す。第3図は第2図(c)の生シート板の
上面図の一例を示す。第3図に示すように各々のメタラ
イズパターン3a,3bはこの段階では伝奇的に導通がとら
れている。2A to 2H are package cross-sectional views of a manufacturing process for explaining an example of a conventional method for manufacturing a semiconductor device package. First, a raw sheet plate 1 made of alumina porcelain or the like as shown in FIG. 2 (a) is prepared. Next, as shown in FIG. 2B, the through hole 2 is formed. Then, as shown in FIG. 2 (c), metallized patterns 3a and 3b made of tungsten or the like are formed by printing. Here, 3a represents a metallized pattern for brazing metal terminals and connecting with electrodes of semiconductor elements to be mounted,
3b shows a metallized pattern for brazing and fixing a semiconductor element or the like. FIG. 3 shows an example of a top view of the green sheet plate of FIG. 2 (c). As shown in FIG. 3, the respective metallized patterns 3a and 3b are conductively conductive at this stage.
次に、第2図(d)に示すように、基板全体を所定温度
により焼成し、第2図(e)に示すように、メタライズ
パターン3a,3bにNiメッキ4を施こす。この時、メタラ
イズパターン3a,3bは導通がとられているため、厚さが
均一なメッキが可能である。この場合のNiメッキ4は、
ろう材の漏れ性,密着性を向上させる目的で施こされ
る。そうして、得られた焼成基板を、第2図(f)に示
すように、ダイシング法,機械法などの方法で第3図X,
Y方向にそって切断する。この切断加工により、メタラ
イズパターン3aと3bは、切断され、絶縁される。そし
て、第2図(g)に示す通り銀−銅合金等のろう材5に
より、コバール,鉄−Ni合金等からなる金属端子6をろ
う接する。各金属端子6は、ろう付後の上面図を示す第
4図のように、タイバーフレーム61によって、導通がと
られる。最後に、第2図(h)に示す様に銅等からなる
メッキ用カラゲ治具7で、前記絶縁されたメタライズパ
ターン3bと金属端子6と導通を取った後、金属端子6と
メタライズパターン3a,3b上にNiメッキ及びAuメッキ8
が電気メッキ法で形成される。ここで、Niメッキは、銀
銅ろう材5の熱拡散によるろう付部の変色,腐食を防止
する目的で施行される。Auメッキは、メタライズパター
ン3bにおいては、半導体素子を固着するためのAu−Sn合
金等のろう材(図示せず)の漏れ性を良くする目的で、
施こされまた、メタライズパターン3aにおいては、搭載
する素子の電極(図示せず)と、金属端子6とを接続に
用いるAu線等の接着性の向上および、金属端子6と、外
部装置との接続に用いられる鉛錫合金等のろう材(図示
せず)の漏れ性の向上の目的で施こされる。Next, as shown in FIG. 2 (d), the entire substrate is baked at a predetermined temperature, and Ni plating 4 is applied to the metallized patterns 3a, 3b as shown in FIG. 2 (e). At this time, since the metallized patterns 3a and 3b are electrically connected, it is possible to perform plating with a uniform thickness. Ni plating 4 in this case is
It is applied for the purpose of improving the leakage and adhesion of brazing filler metal. The fired substrate thus obtained is then subjected to a dicing method, a mechanical method or the like as shown in FIG.
Cut along the Y direction. By this cutting process, the metallized patterns 3a and 3b are cut and insulated. Then, as shown in FIG. 2 (g), a metal terminal 6 made of Kovar, an iron-Ni alloy or the like is brazed by a brazing material 5 such as a silver-copper alloy. Each metal terminal 6 is electrically connected by a tie bar frame 61 as shown in FIG. 4 which is a top view after brazing. Finally, as shown in FIG. 2 (h), after the metallized pattern 3b for plating is made conductive with the metallizing jig 7 for plating made of copper or the like, the metal terminal 6 and the metallized pattern 3a are electrically connected. , 3b Ni plating and Au plating 8
Are formed by electroplating. Here, the Ni plating is performed for the purpose of preventing discoloration and corrosion of the brazing part due to thermal diffusion of the silver-copper brazing material 5. Au plating, in the metallized pattern 3b, for the purpose of improving the leakability of a brazing material (not shown) such as an Au—Sn alloy for fixing the semiconductor element,
Further, in the metallized pattern 3a, the electrode (not shown) of the mounted element and the metal terminal 6 are improved in the adhesiveness of the Au wire or the like used for connection, and the metal terminal 6 and the external device are connected. It is applied for the purpose of improving the leakability of a brazing material (not shown) such as a lead-tin alloy used for connection.
こうした従来の半導体装置においては、カラゲ線7と、
メタライズパターン3bおよび金属端子6との接点A部
(第2図(h))で、Niメッキ,Auメッキ8が付かな
い。そのためメタライズパターン3b上では、搭載する半
導体素子の固着強度が得られないとか、端子6との接点
A部では半導体装置が使用される環境条件によって、腐
食が進行し端子6の破断を生じたり、腐食物の析出によ
り、各端子間の絶縁性が低下するとかショートが生じ易
いといった欠点を有していた。そればかりでなく、半導
体装置の小型化に伴なって、パッケージの外形及びメタ
ライズパターン3bの面積が小さくなったために、カラゲ
線7の接続が難かしくなり、カラゲ工数がかかるうえ導
通がとれずメタライズパターン3b上にNi,Auメッキ8が
全く付かないなどの不具合による歩留り低下を生じ、コ
スト高になりやすいといった欠点を有していた。In such a conventional semiconductor device, the color wire 7 and
Ni plating and Au plating 8 are not attached at the contact A portion (FIG. 2 (h)) with the metallized pattern 3b and the metal terminal 6. Therefore, on the metallized pattern 3b, the adhesion strength of the mounted semiconductor element cannot be obtained, or the contact A portion with the terminal 6 is corroded due to the environmental condition in which the semiconductor device is used. Due to the deposition of corrosive substances, there is a drawback that the insulation between the terminals is deteriorated or a short circuit easily occurs. Not only that, but with the miniaturization of semiconductor devices, the outer shape of the package and the area of the metallization pattern 3b have become smaller, which makes it difficult to connect the color wire 7 and requires a lot of man-hours to carry out the metalization. There was a defect that the yield was lowered due to a defect such as the Ni and Au plating 8 not being attached at all on the pattern 3b, and the cost was likely to increase.
本発明は、上記の欠点に鑑みて、なされたものであり、
上記カラゲ工数の削減によるメッキ工程の簡素化及び生
産歩留りを向上させ、製造コストを安価にさせた、半導
体装置用パッケージの製造方法を提供することを目的と
する。The present invention has been made in view of the above drawbacks,
An object of the present invention is to provide a method of manufacturing a package for a semiconductor device in which the plating process is simplified and the production yield is improved due to the reduction of the number of manipulating steps, and the manufacturing cost is reduced.
本発明の特徴は、アルミナ磁器等の絶縁部材からなる生
シートにスルーホールを形成する工程と、前記生シート
の表面に半導体素子を搭載する第1のメタライズパター
ン、半導体素子の電極と接続する第2のメタライズパタ
ーンならびに前記第1および第2のメタライズパターン
を相互接続する接続メタライズパターンを形成し、前記
生シートの裏面に金属端子とろう付けする第3のメタラ
イズパターンを形成し、前記第2および第3のメタライ
ズパターンを相互接続する表裏貫通メタライズパターン
を前記スルーホール内に形成する工程と、前記生シート
を焼成して焼成基板にする工程と、前記焼成基板上で相
互接続されている前記第1,第2および第3のメタライズ
パターンならびに前記接続および表裏貫通メタライズパ
ターンの露出する表面上に第1の貴金属メッキを施す工
程と、しかる後、前記接続メタライズパターンの切断を
含めて前記焼成基板を切断分割することにより、前記第
1のメタライズパターンと前記第2のメタライズパター
ンとが切断分離されかつ前記第2および第3のメタライ
ズパターンが前記表裏貫通メタライズパターンにより相
互接続された状態の、個々の半導体装置用パッケージの
中間製品を得る工程と、前記中間製品の前記第3のメタ
ライズパターンに金属端子をろう材によりろう接する工
程と、前記金属端子および前記ろう材の露出する表面上
ならびに前記第1のメタライズパターン上を除く他のメ
タライズパターン上の前記第1の貴金属メッキによる膜
の露出する表面上に第2の貴金属メッキを施す工程とを
有し、これにより半導体素子を搭載する前記第1のメタ
ライズパターン上には前記第1の貴金属メッキによる膜
が表面膜として形成され、前記金属端子および前記ろう
材ならびに前記他のメタライズパターン上には前記第2
の貴金属メッキによる膜が表面膜として形成されたパッ
ケージを得る半導体装置用パッケージの製造方法にあ
る。ここで前記焼成基板の切断分割をダイシング法によ
り行うことができる。また、下地メッキとしてNiメッキ
を施した後、前記第2の基金属メッキを施すことが好ま
しい。The features of the present invention include the step of forming a through hole in a green sheet made of an insulating member such as alumina porcelain, a first metallized pattern for mounting a semiconductor element on the surface of the green sheet, and a step of connecting with an electrode of the semiconductor element. A second metallization pattern and a connection metallization pattern for interconnecting the first and second metallization patterns are formed, and a third metallization pattern for brazing with metal terminals is formed on the back surface of the green sheet. Forming a front and back penetrating metallization pattern interconnecting a third metallization pattern in the through hole; firing the green sheet to form a fired substrate; Exposing the first, second and third metallized patterns and the connection and the front and back penetrating metallized patterns A step of applying a first noble metal plating on the surface, and thereafter, cutting and dividing the fired substrate including cutting of the connection metallization pattern, whereby the first metallization pattern and the second metallization pattern are separated. Obtaining an intermediate product of individual semiconductor device packages in a state of being cut and separated and having the second and third metallization patterns interconnected by the front and back penetrating metallization patterns; and the third metallization of the intermediate product. Brazing a metal terminal to the pattern with a brazing material, and forming a film by the first noble metal plating on the exposed surface of the metal terminal and the brazing material and on other metallized patterns except on the first metallized pattern A step of applying a second precious metal plating on the exposed surface, thereby mounting a semiconductor element. A film formed by the first noble metal plating is formed as a surface film on the first metallized pattern, and the second film is formed on the metal terminal, the brazing material, and the other metallized pattern.
In a method of manufacturing a package for a semiconductor device, which obtains a package in which a film formed by precious metal plating is formed as a surface film. Here, cutting and division of the fired substrate can be performed by a dicing method. Further, it is preferable to perform the second base metal plating after performing the Ni plating as the base plating.
次に、本発明について図面を参照して説明する。第1図
(a)〜(h)は本発明の一実施例を説明するために工
程順に示した半導体装置用パッケージの断面図である。
まず第1図(a)に示すように、第2図(a)と同様
に、生シート板1を準備する。そして、第1図(b)に
示すようにスルホール2を形成する。次に第1図(c)
に示すように、タングステンメタライズパターン3a,3b
を印刷した後、第1図(d)のように、基板を所定温度
に焼成する。そうして、得られた焼成基板を、第1図
(e)に示すように、メタライズパターン3a,3b上に、
金メッキ9などの貴金属メッキを施こす。この場合、第
3図に示されるようにメタライズパターン3a,3bは導通
がとられているので、厚さの均一な金メッキ9が、得ら
れる。ここで、タングステンメタライズ3a,3b上直接金
メッキ9を施行しても、メッキの密着強度の問題ないこ
とが、筆者らによって確認されている。しかし、モリブ
デンあるいはモリブデン,マンガン等のメタライズの場
合Niを薄く(〈0.5μm)施こさなければ、十分なメッ
キの密着強度が得られないことも確認している。さらに
Niメッキが0.5μmより厚くなると後述のろう接温度条
件で、NiとAuが合金化し、Au線等の接続が困難となる
が、Ni厚が薄ければ、Au線との接続は容易である。Next, the present invention will be described with reference to the drawings. 1 (a) to 1 (h) are cross-sectional views of a semiconductor device package, which are shown in the order of steps for explaining an embodiment of the present invention.
First, as shown in FIG. 1 (a), a green sheet plate 1 is prepared as in FIG. 2 (a). Then, as shown in FIG. 1B, the through hole 2 is formed. Next, FIG. 1 (c)
As shown in, Tungsten metallization patterns 3a, 3b
After printing, the substrate is fired to a predetermined temperature as shown in FIG. Then, the fired substrate thus obtained was formed on the metallized patterns 3a and 3b as shown in FIG. 1 (e).
Apply precious metal plating such as gold plating 9. In this case, since the metallized patterns 3a and 3b are electrically connected as shown in FIG. 3, gold plating 9 having a uniform thickness can be obtained. Here, it has been confirmed by the authors that even if the gold plating 9 is directly applied on the tungsten metallization 3a, 3b, there is no problem in the adhesion strength of the plating. However, in the case of molybdenum or metallization of molybdenum, manganese, etc., it has been confirmed that unless Ni is thinly applied (<0.5 μm), sufficient adhesion strength of plating cannot be obtained. further
If the Ni plating is thicker than 0.5 μm, Ni and Au alloy with each other under the brazing temperature conditions described below, making it difficult to connect Au wires, etc. If the Ni thickness is thin, it is easy to connect Au wires. .
次に、第3図におけるX,Y方向に、ダイシング法等で切
断し、第1図(f)に示すセラミック基板の個片を得
る。Next, it is cut in the X and Y directions in FIG. 3 by a dicing method or the like to obtain individual pieces of the ceramic substrate shown in FIG. 1 (f).
このとき、メタライズパターン3a,3bは絶縁される。At this time, the metallized patterns 3a and 3b are insulated.
その後、第1図(g)に示すように、金属端子6を銅銅
ろう材5、でメタライズパターン3bにろう接する。しか
る後に、第1図(h)に示す様に、メッキカラゲ治具等
は用いずに、金属端子6のみに電気的導通をとって、電
解Ni,Auメッキ8を施行する。この時、各金属端子6
は、第4図と同様タイバー部61で接続されている。Thereafter, as shown in FIG. 1 (g), the metal terminal 6 is brazed to the metallized pattern 3b with the copper-copper brazing material 5. After that, as shown in FIG. 1 (h), electrolytic plating of Ni and Au is performed by electrically connecting only the metal terminals 6 without using a plating jig or the like. At this time, each metal terminal 6
Are connected by a tie bar 61 as in FIG.
こうして、パッケージの製造が終了する。なおタイバー
61は、半導体素子等の搭載を含む組立完了後プレス等で
切断し、あるいは前記組立前に切断して使用することも
ある。Thus, the manufacturing of the package is completed. Tie bar
61 may be cut by a press or the like after completion of assembly including mounting of semiconductor elements or the like, or may be cut before use.
なお、以上の実施例では、セラミック層が単層であるパ
ッケージの例について説明したがラミネート構造のもの
でも同様実施できることは説明するまでもない。In the above embodiments, the example of the package in which the ceramic layer is a single layer has been described, but it goes without saying that a laminated structure can be similarly applied.
以上説明したように、本発明によれば、パッケージの完
成品では金属端子と絶縁されるメタライズパターンにあ
らかじめ分割前のセラミック基板の状態で貴金属メッキ
を施すので、金属端子ろう接後のメッキ工程では、前記
絶縁されたメタライズ上にメッキを施す必要がない。従
ってカラゲ治具のセット工数が省略でき、カラゲ治具の
接点によるメッキ不着が生じることもなく、マウント強
度、耐蝕性に優れ、作業工数の短縮ならびに歩留りの向
上した低コストの半導体装置用パッケージの製造が可能
となる。As described above, according to the present invention, the metallized pattern that is insulated from the metal terminals is preliminarily plated with the noble metal in the state of the ceramic substrate before division in the finished package, so that the plating process after the brazing of the metal terminals is performed. , There is no need to plate on the insulated metallization. Therefore, the number of man-hours for setting the color-changing jig can be omitted, the plating does not adhere to the contacts of the color-changing jig, the mounting strength and the corrosion resistance are excellent, and the man-hours for the work can be shortened and the yield can be improved. It becomes possible to manufacture.
第1図(a)〜(h)は本発明の一実施例を説明するた
めに工程順に示した半導体パッケージの断面図、第2図
(a)〜(h)は従来の半導体装置用パッケージの製造
方法を説明するために工程順に示した半導体パッケージ
の断面図、第3図は第1図(c),第2図(c)に示す
基板の一部上面図、第4図は第2図(h)の工程を補充
説明するための上面図である。 1……生シート板、2……スルーホール、3a,3b……メ
タライズパターン、4……Niメッキ、5……ろう材、6
……金属端子、61……タイバー、7……メッキ用カラゲ
治具、8……NiメッキとAuメッキ、9……Auメッキ、X,
Y……ダイシングによる切断位置。1 (a) to 1 (h) are sectional views of a semiconductor package shown in order of steps for explaining an embodiment of the present invention, and FIGS. 2 (a) to 2 (h) are conventional semiconductor device packages. Sectional views of the semiconductor package shown in order of steps for explaining the manufacturing method, FIG. 3 is a partial top view of the substrate shown in FIG. 1 (c) and FIG. 2 (c), and FIG. 4 is FIG. It is a top view for supplementary explanation of the process of (h). 1 ... Raw sheet plate, 2 ... Through hole, 3a, 3b ... Metallized pattern, 4 ... Ni plating, 5 ... Brazing material, 6
…… Metal terminal, 61 …… Tie bar, 7 …… plating jig, 8 …… Ni plating and Au plating, 9 …… Au plating, X,
Y: Cutting position by dicing.
Claims (3)
トにスルーホールを形成する工程と、 前記生シートの表面に半導体素子を搭載する第1のメタ
ライズパターン、半導体素子の電極と接続する第2のメ
タライズパターンならびに前記第1および第2のメタラ
イズパターンを相互接続する接続メタライズパターンを
形成し、前記生シートの裏面に金属端子とろう付けする
第3のメタライズパターンを形成し、前記第2および第
3のメタライズパターンを相互接続する表裏貫通メタラ
イズパターンを前記スルーホール内に形成する工程と、 前記生シートを焼成して焼成基板にする工程と、 前記焼成基板上で相互接続されている前記第1,第2およ
び第3のメタライズパターンならびに前記接続および表
裏貫通メタライズパターンの露出する表面上に第1の貴
金属メッキを施す工程と、 しかる後、前記接続メタライズパターンの切断を含めて
前記焼成基板を切断分割することにより、前記第1のメ
タライズパターンと前記第2のメタライズパターンとが
切断分離されかつ前記第2および第3のメタライズパタ
ーンが前記表裏貫通メタライズパターンにより相互接続
された状態の、個々の半導体装置用パッケージの中間製
品を得る工程と、 前記中間製品の前記第3のメタライズパターンに金属端
子をろう材によりろう接する工程と、 前記金属端子および前記ろう材の露出する表面上ならび
に前記第1のメタライズパターン上を除く他のメタライ
ズパターン上の前記第1の貴金属メッキによる膜の露出
する表面上に第2の貴金属メッキを施す工程とを有し、 これにより半導体素子を搭載する前記第1のメタライズ
パターン上には前記第1の貴金属メッキによる膜が表面
膜として形成され、前記金属端子および前記ろう材なら
びに前記他のメタライズパターン上には前記第2の貴金
属メッキによる膜が表面膜として形成されたパッケージ
を得ることを特徴とする半導体装置用パッケージの製造
方法。1. A step of forming a through hole in a green sheet made of an insulating material such as alumina porcelain, a first metallized pattern for mounting a semiconductor element on the surface of the green sheet, and a second connection for connecting an electrode of the semiconductor element. And a connection metallization pattern for interconnecting the first and second metallization patterns, and a third metallization pattern for brazing with metal terminals on the back surface of the green sheet. Forming a through-hole metallization pattern for interconnecting the metallization patterns of No. 3 in the through hole; baking the green sheet to form a baked substrate; and the first interconnected on the baked substrate. And exposed surfaces of the second and third metallized patterns and the connection and the front and back penetrating metallized patterns A step of applying a first noble metal plating thereon, and thereafter cutting and dividing the fired substrate including cutting of the connection metallization pattern, thereby cutting the first metallization pattern and the second metallization pattern. Obtaining an intermediate product of individual semiconductor device packages in a state in which the second and third metallization patterns are interconnected by the front and back penetrating metallization patterns; and the third metallization pattern of the intermediate product. And brazing the metal terminal with a brazing material, and exposing the film by the first noble metal plating on the exposed surface of the metal terminal and the brazing material and on other metallized patterns except on the first metallized pattern. The step of applying a second precious metal plating on the surface of A film formed by the first noble metal plating is formed as a surface film on the first metallized pattern, and a film formed by the second noble metal plating is formed on the metal terminal, the brazing material, and the other metallized pattern. A method of manufacturing a package for a semiconductor device, which comprises obtaining a package formed as a surface film.
より行うことを特徴とする特許請求の範囲第(1)項記
載の半導体装置用パッケージの製造方法。2. A method for manufacturing a semiconductor device package according to claim 1, wherein the firing substrate is cut and divided by a dicing method.
記第2の貴金属メッキを施すことを特徴とする特許請求
の範囲第(1)項記載の半導体装置用パッケージの製造
方法。3. A method of manufacturing a package for a semiconductor device according to claim 1, wherein the second noble metal plating is applied after the Ni plating is applied as a base plating.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145018A JPH0783068B2 (en) | 1985-07-01 | 1985-07-01 | Method of manufacturing package for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145018A JPH0783068B2 (en) | 1985-07-01 | 1985-07-01 | Method of manufacturing package for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS624348A JPS624348A (en) | 1987-01-10 |
| JPH0783068B2 true JPH0783068B2 (en) | 1995-09-06 |
Family
ID=15375527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145018A Expired - Lifetime JPH0783068B2 (en) | 1985-07-01 | 1985-07-01 | Method of manufacturing package for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783068B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137758A (en) * | 1988-11-16 | 1990-05-28 | Toto Ltd | Production of not glazed pottery |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842639B2 (en) * | 1975-04-25 | 1983-09-21 | 株式会社日立製作所 | Manufacturing method of ceramic wiring board |
| JPS5382170A (en) * | 1976-12-28 | 1978-07-20 | Ngk Insulators Ltd | Method of producing coupled type ic ceramic package |
-
1985
- 1985-07-01 JP JP60145018A patent/JPH0783068B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS624348A (en) | 1987-01-10 |
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