JPH0783068B2 - 半導体装置用パツケ−ジの製造方法 - Google Patents
半導体装置用パツケ−ジの製造方法Info
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- JPH0783068B2 JPH0783068B2 JP60145018A JP14501885A JPH0783068B2 JP H0783068 B2 JPH0783068 B2 JP H0783068B2 JP 60145018 A JP60145018 A JP 60145018A JP 14501885 A JP14501885 A JP 14501885A JP H0783068 B2 JPH0783068 B2 JP H0783068B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置用パッケージの製造方法に関し、
特に工程が簡略され、しかも信頼性の優れた半導体装置
用パッケージの製造方法に関する。
特に工程が簡略され、しかも信頼性の優れた半導体装置
用パッケージの製造方法に関する。
一般に、半導体素子等を収納する半導体装置用パッケー
ジにおいては、入出力あるいは、直流バイアス電圧を印
加するための複数の金属端子が設けられている。これら
の金属端子は、端子間の絶縁性を保持するために、メタ
ライズが形成された絶縁部材にろう接されている。ま
た、２素子以上のダイオード素子とか、バイポーラ型シ
リコントランジスタ素子を搭載するといった半導体装置
用パッケージにおいては、金属端子と半導体素子の電極
との絶縁性を保持し、半導体素子をろう接固定するため
のメタライズパターンが、絶縁部材上に構成されてい
る。さらに、蓋部材等を、ろう接気密封止するパッケー
ジにおいては、入出力端子と絶縁された封止用メタライ
ズパターンを有する。
ジにおいては、入出力あるいは、直流バイアス電圧を印
加するための複数の金属端子が設けられている。これら
の金属端子は、端子間の絶縁性を保持するために、メタ
ライズが形成された絶縁部材にろう接されている。ま
た、２素子以上のダイオード素子とか、バイポーラ型シ
リコントランジスタ素子を搭載するといった半導体装置
用パッケージにおいては、金属端子と半導体素子の電極
との絶縁性を保持し、半導体素子をろう接固定するため
のメタライズパターンが、絶縁部材上に構成されてい
る。さらに、蓋部材等を、ろう接気密封止するパッケー
ジにおいては、入出力端子と絶縁された封止用メタライ
ズパターンを有する。
これらの半導体装置用パッケージにおいては、半導体装
置が組み込まれる、外部装置の実装密度を高めるために
小形化が進んできている。
置が組み込まれる、外部装置の実装密度を高めるために
小形化が進んできている。
第２図（ａ）〜（ｈ）は、従来の半導体装置用パッケー
ジの製造方法の一例を説明するための製造過程のパッケ
ージ断面図である。まず第２図（ａ）に示すようなアル
ミナ磁器等からなる生シート板１を準備する。次に、第
２図（ｂ）に示すように、スルホール２を形成する。次
いで、第２図（ｃ）に示すように、タングステン等から
なるメタライズパターン3a,3bを印刷形成する。ここ
で、3aは、金属端子をろう付し、かつ搭載する半導体素
子の電極と接続するためのメタライズパターンを示し、
3bは、半導体素子等のろう接固着するためのメタライズ
パターンを示す。第３図は第２図（ｃ）の生シート板の
上面図の一例を示す。第３図に示すように各々のメタラ
イズパターン3a,3bはこの段階では伝奇的に導通がとら
れている。
ジの製造方法の一例を説明するための製造過程のパッケ
ージ断面図である。まず第２図（ａ）に示すようなアル
ミナ磁器等からなる生シート板１を準備する。次に、第
２図（ｂ）に示すように、スルホール２を形成する。次
いで、第２図（ｃ）に示すように、タングステン等から
なるメタライズパターン3a,3bを印刷形成する。ここ
で、3aは、金属端子をろう付し、かつ搭載する半導体素
子の電極と接続するためのメタライズパターンを示し、
3bは、半導体素子等のろう接固着するためのメタライズ
パターンを示す。第３図は第２図（ｃ）の生シート板の
上面図の一例を示す。第３図に示すように各々のメタラ
イズパターン3a,3bはこの段階では伝奇的に導通がとら
れている。
次に、第２図（ｄ）に示すように、基板全体を所定温度
により焼成し、第２図（ｅ）に示すように、メタライズ
パターン3a,3bにNiメッキ４を施こす。この時、メタラ
イズパターン3a,3bは導通がとられているため、厚さが
均一なメッキが可能である。この場合のNiメッキ４は、
ろう材の漏れ性，密着性を向上させる目的で施こされ
る。そうして、得られた焼成基板を、第２図（ｆ）に示
すように、ダイシング法，機械法などの方法で第３図X,
Y方向にそって切断する。この切断加工により、メタラ
イズパターン3aと3bは、切断され、絶縁される。そし
て、第２図（ｇ）に示す通り銀−銅合金等のろう材５に
より、コバール，鉄−Ni合金等からなる金属端子６をろ
う接する。各金属端子６は、ろう付後の上面図を示す第
４図のように、タイバーフレーム61によって、導通がと
られる。最後に、第２図（ｈ）に示す様に銅等からなる
メッキ用カラゲ治具７で、前記絶縁されたメタライズパ
ターン3bと金属端子６と導通を取った後、金属端子６と
メタライズパターン3a,3b上にNiメッキ及びAuメッキ８
が電気メッキ法で形成される。ここで、Niメッキは、銀
銅ろう材５の熱拡散によるろう付部の変色，腐食を防止
する目的で施行される。Auメッキは、メタライズパター
ン3bにおいては、半導体素子を固着するためのAu−Sn合
金等のろう材（図示せず）の漏れ性を良くする目的で、
施こされまた、メタライズパターン3aにおいては、搭載
する素子の電極（図示せず）と、金属端子６とを接続に
用いるAu線等の接着性の向上および、金属端子６と、外
部装置との接続に用いられる鉛錫合金等のろう材（図示
せず）の漏れ性の向上の目的で施こされる。
により焼成し、第２図（ｅ）に示すように、メタライズ
パターン3a,3bにNiメッキ４を施こす。この時、メタラ
イズパターン3a,3bは導通がとられているため、厚さが
均一なメッキが可能である。この場合のNiメッキ４は、
ろう材の漏れ性，密着性を向上させる目的で施こされ
る。そうして、得られた焼成基板を、第２図（ｆ）に示
すように、ダイシング法，機械法などの方法で第３図X,
Y方向にそって切断する。この切断加工により、メタラ
イズパターン3aと3bは、切断され、絶縁される。そし
て、第２図（ｇ）に示す通り銀−銅合金等のろう材５に
より、コバール，鉄−Ni合金等からなる金属端子６をろ
う接する。各金属端子６は、ろう付後の上面図を示す第
４図のように、タイバーフレーム61によって、導通がと
られる。最後に、第２図（ｈ）に示す様に銅等からなる
メッキ用カラゲ治具７で、前記絶縁されたメタライズパ
ターン3bと金属端子６と導通を取った後、金属端子６と
メタライズパターン3a,3b上にNiメッキ及びAuメッキ８
が電気メッキ法で形成される。ここで、Niメッキは、銀
銅ろう材５の熱拡散によるろう付部の変色，腐食を防止
する目的で施行される。Auメッキは、メタライズパター
ン3bにおいては、半導体素子を固着するためのAu−Sn合
金等のろう材（図示せず）の漏れ性を良くする目的で、
施こされまた、メタライズパターン3aにおいては、搭載
する素子の電極（図示せず）と、金属端子６とを接続に
用いるAu線等の接着性の向上および、金属端子６と、外
部装置との接続に用いられる鉛錫合金等のろう材（図示
せず）の漏れ性の向上の目的で施こされる。
こうした従来の半導体装置においては、カラゲ線７と、
メタライズパターン3bおよび金属端子６との接点Ａ部
（第２図（ｈ））で、Niメッキ,Auメッキ８が付かな
い。そのためメタライズパターン3b上では、搭載する半
導体素子の固着強度が得られないとか、端子６との接点
Ａ部では半導体装置が使用される環境条件によって、腐
食が進行し端子６の破断を生じたり、腐食物の析出によ
り、各端子間の絶縁性が低下するとかショートが生じ易
いといった欠点を有していた。そればかりでなく、半導
体装置の小型化に伴なって、パッケージの外形及びメタ
ライズパターン3bの面積が小さくなったために、カラゲ
線７の接続が難かしくなり、カラゲ工数がかかるうえ導
通がとれずメタライズパターン3b上にNi,Auメッキ８が
全く付かないなどの不具合による歩留り低下を生じ、コ
スト高になりやすいといった欠点を有していた。
メタライズパターン3bおよび金属端子６との接点Ａ部
（第２図（ｈ））で、Niメッキ,Auメッキ８が付かな
い。そのためメタライズパターン3b上では、搭載する半
導体素子の固着強度が得られないとか、端子６との接点
Ａ部では半導体装置が使用される環境条件によって、腐
食が進行し端子６の破断を生じたり、腐食物の析出によ
り、各端子間の絶縁性が低下するとかショートが生じ易
いといった欠点を有していた。そればかりでなく、半導
体装置の小型化に伴なって、パッケージの外形及びメタ
ライズパターン3bの面積が小さくなったために、カラゲ
線７の接続が難かしくなり、カラゲ工数がかかるうえ導
通がとれずメタライズパターン3b上にNi,Auメッキ８が
全く付かないなどの不具合による歩留り低下を生じ、コ
スト高になりやすいといった欠点を有していた。
本発明は、上記の欠点に鑑みて、なされたものであり、
上記カラゲ工数の削減によるメッキ工程の簡素化及び生
産歩留りを向上させ、製造コストを安価にさせた、半導
体装置用パッケージの製造方法を提供することを目的と
する。
上記カラゲ工数の削減によるメッキ工程の簡素化及び生
産歩留りを向上させ、製造コストを安価にさせた、半導
体装置用パッケージの製造方法を提供することを目的と
する。
本発明の特徴は、アルミナ磁器等の絶縁部材からなる生
シートにスルーホールを形成する工程と、前記生シート
の表面に半導体素子を搭載する第１のメタライズパター
ン、半導体素子の電極と接続する第２のメタライズパタ
ーンならびに前記第１および第２のメタライズパターン
を相互接続する接続メタライズパターンを形成し、前記
生シートの裏面に金属端子とろう付けする第３のメタラ
イズパターンを形成し、前記第２および第３のメタライ
ズパターンを相互接続する表裏貫通メタライズパターン
を前記スルーホール内に形成する工程と、前記生シート
を焼成して焼成基板にする工程と、前記焼成基板上で相
互接続されている前記第1,第２および第３のメタライズ
パターンならびに前記接続および表裏貫通メタライズパ
ターンの露出する表面上に第１の貴金属メッキを施す工
程と、しかる後、前記接続メタライズパターンの切断を
含めて前記焼成基板を切断分割することにより、前記第
１のメタライズパターンと前記第２のメタライズパター
ンとが切断分離されかつ前記第２および第３のメタライ
ズパターンが前記表裏貫通メタライズパターンにより相
互接続された状態の、個々の半導体装置用パッケージの
中間製品を得る工程と、前記中間製品の前記第３のメタ
ライズパターンに金属端子をろう材によりろう接する工
程と、前記金属端子および前記ろう材の露出する表面上
ならびに前記第１のメタライズパターン上を除く他のメ
タライズパターン上の前記第１の貴金属メッキによる膜
の露出する表面上に第２の貴金属メッキを施す工程とを
有し、これにより半導体素子を搭載する前記第１のメタ
ライズパターン上には前記第１の貴金属メッキによる膜
が表面膜として形成され、前記金属端子および前記ろう
材ならびに前記他のメタライズパターン上には前記第２
の貴金属メッキによる膜が表面膜として形成されたパッ
ケージを得る半導体装置用パッケージの製造方法にあ
る。ここで前記焼成基板の切断分割をダイシング法によ
り行うことができる。また、下地メッキとしてNiメッキ
を施した後、前記第２の基金属メッキを施すことが好ま
しい。
シートにスルーホールを形成する工程と、前記生シート
の表面に半導体素子を搭載する第１のメタライズパター
ン、半導体素子の電極と接続する第２のメタライズパタ
ーンならびに前記第１および第２のメタライズパターン
を相互接続する接続メタライズパターンを形成し、前記
生シートの裏面に金属端子とろう付けする第３のメタラ
イズパターンを形成し、前記第２および第３のメタライ
ズパターンを相互接続する表裏貫通メタライズパターン
を前記スルーホール内に形成する工程と、前記生シート
を焼成して焼成基板にする工程と、前記焼成基板上で相
互接続されている前記第1,第２および第３のメタライズ
パターンならびに前記接続および表裏貫通メタライズパ
ターンの露出する表面上に第１の貴金属メッキを施す工
程と、しかる後、前記接続メタライズパターンの切断を
含めて前記焼成基板を切断分割することにより、前記第
１のメタライズパターンと前記第２のメタライズパター
ンとが切断分離されかつ前記第２および第３のメタライ
ズパターンが前記表裏貫通メタライズパターンにより相
互接続された状態の、個々の半導体装置用パッケージの
中間製品を得る工程と、前記中間製品の前記第３のメタ
ライズパターンに金属端子をろう材によりろう接する工
程と、前記金属端子および前記ろう材の露出する表面上
ならびに前記第１のメタライズパターン上を除く他のメ
タライズパターン上の前記第１の貴金属メッキによる膜
の露出する表面上に第２の貴金属メッキを施す工程とを
有し、これにより半導体素子を搭載する前記第１のメタ
ライズパターン上には前記第１の貴金属メッキによる膜
が表面膜として形成され、前記金属端子および前記ろう
材ならびに前記他のメタライズパターン上には前記第２
の貴金属メッキによる膜が表面膜として形成されたパッ
ケージを得る半導体装置用パッケージの製造方法にあ
る。ここで前記焼成基板の切断分割をダイシング法によ
り行うことができる。また、下地メッキとしてNiメッキ
を施した後、前記第２の基金属メッキを施すことが好ま
しい。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｈ）は本発明の一実施例を説明するために工
程順に示した半導体装置用パッケージの断面図である。
まず第１図（ａ）に示すように、第２図（ａ）と同様
に、生シート板１を準備する。そして、第１図（ｂ）に
示すようにスルホール２を形成する。次に第１図（ｃ）
に示すように、タングステンメタライズパターン3a,3b
を印刷した後、第１図（ｄ）のように、基板を所定温度
に焼成する。そうして、得られた焼成基板を、第１図
（ｅ）に示すように、メタライズパターン3a,3b上に、
金メッキ９などの貴金属メッキを施こす。この場合、第
３図に示されるようにメタライズパターン3a,3bは導通
がとられているので、厚さの均一な金メッキ９が、得ら
れる。ここで、タングステンメタライズ3a,3b上直接金
メッキ９を施行しても、メッキの密着強度の問題ないこ
とが、筆者らによって確認されている。しかし、モリブ
デンあるいはモリブデン，マンガン等のメタライズの場
合Niを薄く（〈0.5μｍ）施こさなければ、十分なメッ
キの密着強度が得られないことも確認している。さらに
Niメッキが0.5μｍより厚くなると後述のろう接温度条
件で、NiとAuが合金化し、Au線等の接続が困難となる
が、Ni厚が薄ければ、Au線との接続は容易である。
（ａ）〜（ｈ）は本発明の一実施例を説明するために工
程順に示した半導体装置用パッケージの断面図である。
まず第１図（ａ）に示すように、第２図（ａ）と同様
に、生シート板１を準備する。そして、第１図（ｂ）に
示すようにスルホール２を形成する。次に第１図（ｃ）
に示すように、タングステンメタライズパターン3a,3b
を印刷した後、第１図（ｄ）のように、基板を所定温度
に焼成する。そうして、得られた焼成基板を、第１図
（ｅ）に示すように、メタライズパターン3a,3b上に、
金メッキ９などの貴金属メッキを施こす。この場合、第
３図に示されるようにメタライズパターン3a,3bは導通
がとられているので、厚さの均一な金メッキ９が、得ら
れる。ここで、タングステンメタライズ3a,3b上直接金
メッキ９を施行しても、メッキの密着強度の問題ないこ
とが、筆者らによって確認されている。しかし、モリブ
デンあるいはモリブデン，マンガン等のメタライズの場
合Niを薄く（〈0.5μｍ）施こさなければ、十分なメッ
キの密着強度が得られないことも確認している。さらに
Niメッキが0.5μｍより厚くなると後述のろう接温度条
件で、NiとAuが合金化し、Au線等の接続が困難となる
が、Ni厚が薄ければ、Au線との接続は容易である。
次に、第３図におけるX,Y方向に、ダイシング法等で切
断し、第１図（ｆ）に示すセラミック基板の個片を得
る。
断し、第１図（ｆ）に示すセラミック基板の個片を得
る。
このとき、メタライズパターン3a,3bは絶縁される。
その後、第１図（ｇ）に示すように、金属端子６を銅銅
ろう材５、でメタライズパターン3bにろう接する。しか
る後に、第１図（ｈ）に示す様に、メッキカラゲ治具等
は用いずに、金属端子６のみに電気的導通をとって、電
解Ni,Auメッキ８を施行する。この時、各金属端子６
は、第４図と同様タイバー部61で接続されている。
ろう材５、でメタライズパターン3bにろう接する。しか
る後に、第１図（ｈ）に示す様に、メッキカラゲ治具等
は用いずに、金属端子６のみに電気的導通をとって、電
解Ni,Auメッキ８を施行する。この時、各金属端子６
は、第４図と同様タイバー部61で接続されている。
こうして、パッケージの製造が終了する。なおタイバー
61は、半導体素子等の搭載を含む組立完了後プレス等で
切断し、あるいは前記組立前に切断して使用することも
ある。
61は、半導体素子等の搭載を含む組立完了後プレス等で
切断し、あるいは前記組立前に切断して使用することも
ある。
なお、以上の実施例では、セラミック層が単層であるパ
ッケージの例について説明したがラミネート構造のもの
でも同様実施できることは説明するまでもない。
ッケージの例について説明したがラミネート構造のもの
でも同様実施できることは説明するまでもない。
以上説明したように、本発明によれば、パッケージの完
成品では金属端子と絶縁されるメタライズパターンにあ
らかじめ分割前のセラミック基板の状態で貴金属メッキ
を施すので、金属端子ろう接後のメッキ工程では、前記
絶縁されたメタライズ上にメッキを施す必要がない。従
ってカラゲ治具のセット工数が省略でき、カラゲ治具の
接点によるメッキ不着が生じることもなく、マウント強
度、耐蝕性に優れ、作業工数の短縮ならびに歩留りの向
上した低コストの半導体装置用パッケージの製造が可能
となる。
成品では金属端子と絶縁されるメタライズパターンにあ
らかじめ分割前のセラミック基板の状態で貴金属メッキ
を施すので、金属端子ろう接後のメッキ工程では、前記
絶縁されたメタライズ上にメッキを施す必要がない。従
ってカラゲ治具のセット工数が省略でき、カラゲ治具の
接点によるメッキ不着が生じることもなく、マウント強
度、耐蝕性に優れ、作業工数の短縮ならびに歩留りの向
上した低コストの半導体装置用パッケージの製造が可能
となる。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めに工程順に示した半導体パッケージの断面図、第２図
（ａ）〜（ｈ）は従来の半導体装置用パッケージの製造
方法を説明するために工程順に示した半導体パッケージ
の断面図、第３図は第１図（ｃ），第２図（ｃ）に示す
基板の一部上面図、第４図は第２図（ｈ）の工程を補充
説明するための上面図である。 １……生シート板、２……スルーホール、3a,3b……メ
タライズパターン、４……Niメッキ、５……ろう材、６
……金属端子、61……タイバー、７……メッキ用カラゲ
治具、８……NiメッキとAuメッキ、９……Auメッキ、X,
Y……ダイシングによる切断位置。
めに工程順に示した半導体パッケージの断面図、第２図
（ａ）〜（ｈ）は従来の半導体装置用パッケージの製造
方法を説明するために工程順に示した半導体パッケージ
の断面図、第３図は第１図（ｃ），第２図（ｃ）に示す
基板の一部上面図、第４図は第２図（ｈ）の工程を補充
説明するための上面図である。 １……生シート板、２……スルーホール、3a,3b……メ
タライズパターン、４……Niメッキ、５……ろう材、６
……金属端子、61……タイバー、７……メッキ用カラゲ
治具、８……NiメッキとAuメッキ、９……Auメッキ、X,
Y……ダイシングによる切断位置。
Claims (3)
- 【請求項１】アルミナ磁器等の絶縁部材からなる生シー
トにスルーホールを形成する工程と、 前記生シートの表面に半導体素子を搭載する第１のメタ
ライズパターン、半導体素子の電極と接続する第２のメ
タライズパターンならびに前記第１および第２のメタラ
イズパターンを相互接続する接続メタライズパターンを
形成し、前記生シートの裏面に金属端子とろう付けする
第３のメタライズパターンを形成し、前記第２および第
３のメタライズパターンを相互接続する表裏貫通メタラ
イズパターンを前記スルーホール内に形成する工程と、 前記生シートを焼成して焼成基板にする工程と、 前記焼成基板上で相互接続されている前記第1,第２およ
び第３のメタライズパターンならびに前記接続および表
裏貫通メタライズパターンの露出する表面上に第１の貴
金属メッキを施す工程と、 しかる後、前記接続メタライズパターンの切断を含めて
前記焼成基板を切断分割することにより、前記第１のメ
タライズパターンと前記第２のメタライズパターンとが
切断分離されかつ前記第２および第３のメタライズパタ
ーンが前記表裏貫通メタライズパターンにより相互接続
された状態の、個々の半導体装置用パッケージの中間製
品を得る工程と、 前記中間製品の前記第３のメタライズパターンに金属端
子をろう材によりろう接する工程と、 前記金属端子および前記ろう材の露出する表面上ならび
に前記第１のメタライズパターン上を除く他のメタライ
ズパターン上の前記第１の貴金属メッキによる膜の露出
する表面上に第２の貴金属メッキを施す工程とを有し、 これにより半導体素子を搭載する前記第１のメタライズ
パターン上には前記第１の貴金属メッキによる膜が表面
膜として形成され、前記金属端子および前記ろう材なら
びに前記他のメタライズパターン上には前記第２の貴金
属メッキによる膜が表面膜として形成されたパッケージ
を得ることを特徴とする半導体装置用パッケージの製造
方法。 - 【請求項２】前記焼成基板の切断分割をダイシング法に
より行うことを特徴とする特許請求の範囲第（１）項記
載の半導体装置用パッケージの製造方法。 - 【請求項３】下地メッキとしてNiメッキを施した後、前
記第２の貴金属メッキを施すことを特徴とする特許請求
の範囲第（１）項記載の半導体装置用パッケージの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145018A JPH0783068B2 (ja) | 1985-07-01 | 1985-07-01 | 半導体装置用パツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145018A JPH0783068B2 (ja) | 1985-07-01 | 1985-07-01 | 半導体装置用パツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS624348A JPS624348A (ja) | 1987-01-10 |
| JPH0783068B2 true JPH0783068B2 (ja) | 1995-09-06 |
Family
ID=15375527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145018A Expired - Lifetime JPH0783068B2 (ja) | 1985-07-01 | 1985-07-01 | 半導体装置用パツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783068B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137758A (ja) * | 1988-11-16 | 1990-05-28 | Toto Ltd | 無釉陶磁器の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842639B2 (ja) * | 1975-04-25 | 1983-09-21 | 株式会社日立製作所 | セラミツク配線基板の製造法 |
| JPS5382170A (en) * | 1976-12-28 | 1978-07-20 | Ngk Insulators Ltd | Method of producing coupled type ic ceramic package |
-
1985
- 1985-07-01 JP JP60145018A patent/JPH0783068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS624348A (ja) | 1987-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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