JPH0783245B2 - 連続パルス信号検出装置 - Google Patents
連続パルス信号検出装置Info
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- JPH0783245B2 JPH0783245B2 JP29979788A JP29979788A JPH0783245B2 JP H0783245 B2 JPH0783245 B2 JP H0783245B2 JP 29979788 A JP29979788 A JP 29979788A JP 29979788 A JP29979788 A JP 29979788A JP H0783245 B2 JPH0783245 B2 JP H0783245B2
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- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は従来より少ない素子数で構成でき、しかも基準
信号が設定しやすく、安定動作が保証できる連続パルス
信号検出装置に関するものである。
信号が設定しやすく、安定動作が保証できる連続パルス
信号検出装置に関するものである。
従来の技術 一般的な連続パルス検出装置は、被検出信号を遅延させ
たタイミングに基準信号を設定し、第３図に示す回路図
のように構成される。
たタイミングに基準信号を設定し、第３図に示す回路図
のように構成される。
すなわち、従来装置は、第1,第2,第３のフリップフロッ
プ（Ｄ側、以下Ｆ・Ｆと記す）21,22,23を有し、各々の
クロック入力端子（CK）は基準信号端子12に接続され、
第１のＦ・F21の入力端子（Ｄ）が、被検出信号端子11
に接続され、第2,第３のＦ・F22,23は各々入力端子
（Ｄ）が、各々前段の非反転信号出力端子（Ｑ）に接続
されると共に３入力一致ゲート（AND回路）９の入力端
子に接続され、３入力一致ゲート９の残りの入力端子に
前記第３のＦ・F23の非反転信号出力端子が接続され、
前記３入力一致ゲート９の出力信号端子が第４のＦ・F2
4の入力端子（Ｄ）に接続され、そのクロック入力端子
（CK）は、反転ゲート（インバータ）10を介して基準信
号端子12に接続されている。その動作波形を第４図に示
す。第４図で11は被検出信号、12は基準信号、24（Ｑ）
は検出結果出力信号、21（Ｑ）,22（Ｑ）,23（Ｑ）は第
1,第2,第３のＦ・F21,22,23の出力信号である。
プ（Ｄ側、以下Ｆ・Ｆと記す）21,22,23を有し、各々の
クロック入力端子（CK）は基準信号端子12に接続され、
第１のＦ・F21の入力端子（Ｄ）が、被検出信号端子11
に接続され、第2,第３のＦ・F22,23は各々入力端子
（Ｄ）が、各々前段の非反転信号出力端子（Ｑ）に接続
されると共に３入力一致ゲート（AND回路）９の入力端
子に接続され、３入力一致ゲート９の残りの入力端子に
前記第３のＦ・F23の非反転信号出力端子が接続され、
前記３入力一致ゲート９の出力信号端子が第４のＦ・F2
4の入力端子（Ｄ）に接続され、そのクロック入力端子
（CK）は、反転ゲート（インバータ）10を介して基準信
号端子12に接続されている。その動作波形を第４図に示
す。第４図で11は被検出信号、12は基準信号、24（Ｑ）
は検出結果出力信号、21（Ｑ）,22（Ｑ）,23（Ｑ）は第
1,第2,第３のＦ・F21,22,23の出力信号である。
まず、被検出信号を遅延したタイミングに基準信号を設
定する。この基準信号は不連続になることはなく、被検
出信号をサンプリング（ラッチ）するクロックとして用
いる。この基準信号を発生するのはシステム上容易な場
合が多く、タイミングも容易に設定できる。
定する。この基準信号は不連続になることはなく、被検
出信号をサンプリング（ラッチ）するクロックとして用
いる。この基準信号を発生するのはシステム上容易な場
合が多く、タイミングも容易に設定できる。
さて、被検出信号が入力されない時は、第１のＦ・F21
の入力端子（Ｄ）の“0"が基準信号の立ち上がりエッジ
毎に第１のＦ・F21に取り込まれ、順次第２のＦ・F22,
第３のＦ・F23へ送られていき、連続パルス検出ゲート
９の出力は“0"のままである。次に時刻t2で被検出信号
の１発目が到来すると基準信号の立ち上がりエッジで第
１のＦ・F21に取り込まれ、時刻t3,t4と連続して被検出
信号が到来すると第１のＦ・F21には“1"が取り込まれ
続ける。また時刻t3で第２のＦ・F22には第１のＦ・F21
の出力“1"が取り込まれ、時刻t4では第３のＦ・F23に
第２のＦ・F22の出力“1"が取り込まれる。したがって
時刻t4において連続パルス検出ゲート９の出力は“0"か
ら“1"に移行し、その結果は基準信号の立ち下がりで第
４のＦ・F24に取り込まれ、３連発以上到来しても結果
は変化しない。一方、被検出信号が１発でも到来しなけ
ればその時点（t6）で連続パルス検出ゲート９の出力は
“0"に復帰し、第４のＦ・F24のラッチ出力も基準信号
の立ち下がりで“0"に復帰する。以上のように動作する
ことにより、被検出信号が３発以上連続して到来すると
３発目の時点で出力信号を発生させることができる。
の入力端子（Ｄ）の“0"が基準信号の立ち上がりエッジ
毎に第１のＦ・F21に取り込まれ、順次第２のＦ・F22,
第３のＦ・F23へ送られていき、連続パルス検出ゲート
９の出力は“0"のままである。次に時刻t2で被検出信号
の１発目が到来すると基準信号の立ち上がりエッジで第
１のＦ・F21に取り込まれ、時刻t3,t4と連続して被検出
信号が到来すると第１のＦ・F21には“1"が取り込まれ
続ける。また時刻t3で第２のＦ・F22には第１のＦ・F21
の出力“1"が取り込まれ、時刻t4では第３のＦ・F23に
第２のＦ・F22の出力“1"が取り込まれる。したがって
時刻t4において連続パルス検出ゲート９の出力は“0"か
ら“1"に移行し、その結果は基準信号の立ち下がりで第
４のＦ・F24に取り込まれ、３連発以上到来しても結果
は変化しない。一方、被検出信号が１発でも到来しなけ
ればその時点（t6）で連続パルス検出ゲート９の出力は
“0"に復帰し、第４のＦ・F24のラッチ出力も基準信号
の立ち下がりで“0"に復帰する。以上のように動作する
ことにより、被検出信号が３発以上連続して到来すると
３発目の時点で出力信号を発生させることができる。
発明が解決しようとする課題 しかしながら、以上に示した連続パルス信号検出装置で
は、連続検出するパルスの数が増えるとそのパルス数だ
けシフトレジスタを構成するＦ・Ｆの個数が必要であ
り、また連続パルス検出ゲート９の入力端子数とデコー
ドの配線数も増加することになり、集積回路として用い
るには、消費電力、チップサイズ共大きくなってしま
う。
は、連続検出するパルスの数が増えるとそのパルス数だ
けシフトレジスタを構成するＦ・Ｆの個数が必要であ
り、また連続パルス検出ゲート９の入力端子数とデコー
ドの配線数も増加することになり、集積回路として用い
るには、消費電力、チップサイズ共大きくなってしま
う。
課題を解決するための手段 以上のような問題点を解決するために、本発明は、連続
パルス信号（被検出信号）の最初の１発目の到来によ
り、カウンタのリセットを解除し、そのカウンタにより
２発目以降の被検出信号をカウントするようにし、１発
でも到来しなければ前記カウンタはリセットされるよう
にした回路構成のものである。
パルス信号（被検出信号）の最初の１発目の到来によ
り、カウンタのリセットを解除し、そのカウンタにより
２発目以降の被検出信号をカウントするようにし、１発
でも到来しなければ前記カウンタはリセットされるよう
にした回路構成のものである。
作用 被検出信号の２発目以降のカウンタによりカウントする
ことにより連続検出のパルス数が増加しても、カウンタ
の段数を１段増加させるだけで２倍の数の検出ができ、
集積化した場合、消費電力、チップサイズの増大をまね
かない。
ことにより連続検出のパルス数が増加しても、カウンタ
の段数を１段増加させるだけで２倍の数の検出ができ、
集積化した場合、消費電力、チップサイズの増大をまね
かない。
実施例 本発明の実施例を第１図，第２図を用いて説明する。第
１図が実施例の回路構成図であり、第２図がその動作タ
イミング図である。
１図が実施例の回路構成図であり、第２図がその動作タ
イミング図である。
第１のＦ・F1（Ｔ型）のクロック入力端子（CK）が被検
出信号端子11に接続され、反転出力端子が第２のＦ・
F2（Ｔ型）のクロック入力端子（CK）に接続され、第２
のＦ・F2の非反転出力端子（Ｑ）が、第３のＦ・F3のク
ロック入力端子（CK）に接続され、第３のＦ・F3の入力
端子Ｄが電源電位に固定され、非反転出力端子（Ｑ）が
検出結果出力信号端子13に接続され、第４のＦ・F4のク
ロック入力端子（CK）は基準信号端子12に接続され、そ
のリセット入力端子（）には一致ゲート（２入力NAND
回路）７の出力信号端子が接続され、その入力端子には
各々、被検出信号端子11と基準信号端子12が接続され、
前記第４のＦ・F4の非反転出力端子（Ｑ）は、第５のＦ
・F5の入力端子（Ｄ）に接続され、第５のＦ・F5のクロ
ック入力端子（CK）には反転ゲート８を介して基準信号
端子12が接続され、第５のＦ・F5の反転出力（）が前
記第1,第2,第３のＦ・F1,2,3のリセット入力端子（）
に印加されている。
出信号端子11に接続され、反転出力端子が第２のＦ・
F2（Ｔ型）のクロック入力端子（CK）に接続され、第２
のＦ・F2の非反転出力端子（Ｑ）が、第３のＦ・F3のク
ロック入力端子（CK）に接続され、第３のＦ・F3の入力
端子Ｄが電源電位に固定され、非反転出力端子（Ｑ）が
検出結果出力信号端子13に接続され、第４のＦ・F4のク
ロック入力端子（CK）は基準信号端子12に接続され、そ
のリセット入力端子（）には一致ゲート（２入力NAND
回路）７の出力信号端子が接続され、その入力端子には
各々、被検出信号端子11と基準信号端子12が接続され、
前記第４のＦ・F4の非反転出力端子（Ｑ）は、第５のＦ
・F5の入力端子（Ｄ）に接続され、第５のＦ・F5のクロ
ック入力端子（CK）には反転ゲート８を介して基準信号
端子12が接続され、第５のＦ・F5の反転出力（）が前
記第1,第2,第３のＦ・F1,2,3のリセット入力端子（）
に印加されている。
この実施例構成を、第２図の動作タイミング図に照らし
て説明すると、まず、被検出信号より幅の広いタイミン
グに基準信号を設定する。この基準信号は不連続になる
ことはなく、被検出信号をカバーしてしまうタイミング
で用いる。この基準信号を発生するのはシステム上容易
な場合が多く、タイミングも容易に設定できる。
て説明すると、まず、被検出信号より幅の広いタイミン
グに基準信号を設定する。この基準信号は不連続になる
ことはなく、被検出信号をカバーしてしまうタイミング
で用いる。この基準信号を発生するのはシステム上容易
な場合が多く、タイミングも容易に設定できる。
さて被検出信号が入力されない時は第４のＦ・F4がリセ
ットされないので基準信号の立ち上がりで第４のＦ・F4
に“1"が取り込まれ、引き続き立ち下がりエッジで第５
のＦ・F5に第４のＦ・F4の出力が取り込まれ、第５のＦ
・F5の反転出力は“0"であるので第１のＦ・F1,第２の
Ｆ・F2で構成される２ビットカウンタはリセットされ続
ける。次に時刻t2で被検出信号の１発目が到来すると第
４のＦ・F4がリセットされ、その結果は基準信号の立ち
下がりで第５のＦ・F5に取り込まれ、第５のＦ・F5の反
転出力（）は“1"になって、前記２ビットカウンタの
リセットは解除され、カウンタは被検出信号の２発目以
降をカウントすることができる。時刻t4で３連続パル
ス、すなわち２発目以降２連続パルスがカウントされる
と第３のＦ・Ｆによりラッチし、検出を終了する。一方
時刻t6で一発でも被検出信号が到来しなかったらその時
点で前記カウンタとラッチ回路はリセットされ、次の連
続パルス到来にそなえる。
ットされないので基準信号の立ち上がりで第４のＦ・F4
に“1"が取り込まれ、引き続き立ち下がりエッジで第５
のＦ・F5に第４のＦ・F4の出力が取り込まれ、第５のＦ
・F5の反転出力は“0"であるので第１のＦ・F1,第２の
Ｆ・F2で構成される２ビットカウンタはリセットされ続
ける。次に時刻t2で被検出信号の１発目が到来すると第
４のＦ・F4がリセットされ、その結果は基準信号の立ち
下がりで第５のＦ・F5に取り込まれ、第５のＦ・F5の反
転出力（）は“1"になって、前記２ビットカウンタの
リセットは解除され、カウンタは被検出信号の２発目以
降をカウントすることができる。時刻t4で３連続パル
ス、すなわち２発目以降２連続パルスがカウントされる
と第３のＦ・Ｆによりラッチし、検出を終了する。一方
時刻t6で一発でも被検出信号が到来しなかったらその時
点で前記カウンタとラッチ回路はリセットされ、次の連
続パルス到来にそなえる。
以上、本発明の実施例の動作を説明したように、３連続
パルスを検出するのは従来と全く同じであるが、検出パ
ルス数が増加しても、それに比例して素子数が増えるこ
とがない。
パルスを検出するのは従来と全く同じであるが、検出パ
ルス数が増加しても、それに比例して素子数が増えるこ
とがない。
発明の効果 以上に示したように、本発明の連続パルス信号検出装置
では、検出パルス数が増加しても、素子数が増加せず、
また検出パルスの数を回路の配線変更だけで変化させる
ことが可能であり、その結果ICのチップサイズや消費電
力の低減が可能になるなど大なる効果を呈する。
では、検出パルス数が増加しても、素子数が増加せず、
また検出パルスの数を回路の配線変更だけで変化させる
ことが可能であり、その結果ICのチップサイズや消費電
力の低減が可能になるなど大なる効果を呈する。
第１図は本発明の実施例の回路構成図、第２図はその各
部の動作波形図、第３図，第４図は従来技術による連続
パルス信号検出装置の回路構成図とその動作波形図であ
る。 １〜５……第１〜第５のフリップフロップ、７……一致
ゲート、８……反転ゲート、11……被検出信号端子、12
……基準信号端子、13……検出結果出力信号端子。
部の動作波形図、第３図，第４図は従来技術による連続
パルス信号検出装置の回路構成図とその動作波形図であ
る。 １〜５……第１〜第５のフリップフロップ、７……一致
ゲート、８……反転ゲート、11……被検出信号端子、12
……基準信号端子、13……検出結果出力信号端子。
Claims (1)
- 【請求項１】第１のフリップフロップ（Ｆ・Ｆ）のクロ
ック入力端子（CK）が被検出信号印加端子に接続され、
前記第１のＦ・Ｆの反転出力端子（）が第２のＦ・Ｆ
のクロック入力端子（CK）に接続され、前記第１のＦ・
Ｆと前記第２のＦ・Ｆで被検出信号の到来をカウントす
るカウンタを構成し、前記第２のＦ・Ｆの非反転出力端
子（Ｑ）が第３のＦ・Ｆのクロック入力端子（CK）に接
続され、前記第３のＦ・Ｆの入力端子（Ｄ）が電源電位
に固定され、前記第３のＦ・Ｆの非反転出力端子（Ｑ）
が検出結果出力信号出力端子に接続され、この第３のＦ
・Ｆにより前記カウンタの出力を保持し、基準信号印加
端子がクロック入力端子（CK）に接続される第４のＦ・
Ｆのリセット入力端子（）に、各々入力端子に前記被
検出信号印加端子と前記基準信号印加端子が接続される
第１の一致ゲートの出力端子が接続され、前記第４のＦ
・Ｆの非反転出力端子（Ｑ）が、第５のＦ・Ｆの入力端
子（Ｄ）に接続され、第５のＦ・Ｆのクロック入力端子
（CK）が第１の反転ゲートを介して前記基準信号印加端
子に接続され、前記第４のＦ・Ｆと前記第５のＦ・Ｆに
より不連続検出回路を構成し、その出力信号により前記
カウンタと、そのカウンタ出力の保持回路である前記第
1,第2,第３のＦ・Ｆをリセットすることを特徴とする連
続パルス信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29979788A JPH0783245B2 (ja) | 1988-11-28 | 1988-11-28 | 連続パルス信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29979788A JPH0783245B2 (ja) | 1988-11-28 | 1988-11-28 | 連続パルス信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02145015A JPH02145015A (ja) | 1990-06-04 |
| JPH0783245B2 true JPH0783245B2 (ja) | 1995-09-06 |
Family
ID=17877053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29979788A Expired - Fee Related JPH0783245B2 (ja) | 1988-11-28 | 1988-11-28 | 連続パルス信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783245B2 (ja) |
-
1988
- 1988-11-28 JP JP29979788A patent/JPH0783245B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02145015A (ja) | 1990-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |