JPH0787536B2 - デジタル水平同期再生回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は，デジタルテレビジョン受像機に用いられる
デジタル水平同期再生回路に関する。

〔発明の技術的背景〕

最近，半導体技術の進歩により，ベースバンドのビデオ
信号をデジタル化して各種の信号処理を行なうデジタル
テレビジョン受像機が開発されている。このデジタルテ
レビジョン受像機においては，色復調処理を容易にする
ために，サンプリングクロックの周波数が，色副搬送波
周波数の３倍，又は４倍に選定され，サンプリングクロ
ックをカラーバースト信号に位相同期させる処理を行な
っている。

一方，テレビジョン受像機においては，サンプリングク
ロックと水平同期信号との位相関係は特に定められてい
ない。また，内部において，通常は水平同期信号に同期
して発振周期が制限されている水平同期再生信号につい
ても，サンプリングクロックとの位相関係は特に定めら
れていない。従って，白黒放放，ビデオテープレコーダ
等の信号に対する水平同期信号検出が，上記サンプリン
グクロックの単位で行なわれた場合，サンプリング周期
で位相検出の不感帯が存在する。この結果，水平同期再
生にジッタを生じる。

たとえば，サンプリングクロックがNTSC方式の信号の色
副搬送波周波数の４倍とすると，サンプリング周期は70
nsecであり，これによって生じるジッタが画面に大きな
悪影響を与える。

よって，水平同期信号の検出を高精度に行ないジッタの
少ない水平同期再生信号を得る水平同期再生回路が望ま
れている。

〔発明の目的〕

この発明は上記の事情に鑑みてなされたもので，水平同
期信号の検出を高精度で行ない，サンプリングクロック
周期よりも細かい誤差信号を得て，水平同期再生信号を
補正するとともに，水平同期再生信号発生部の周期も高
精度で補正し得るようにしたデジタル水平同期再生回路
を提供することを目的とする。

〔発明の概要〕

この発明は，例えば第１図乃至第４図に示すように，水
平同期検出信号の位相情報として，サンプリングクロッ
クφＳの単位よりも細い位相情報を位相補正信号（CSΔ
τ）として得る。次に，水平同期検出信号（HS）に同期
させて，水平同期再生信号（HCTR）を作る場合，この信
号の周期を前記位相補正信号（CSΔτ）により補正す
る。更に，この場合，前記水平同期再生信号発生部が有
する位相エラー（HCΔτ）も検出し前記位相補正信号
（CSΔτ）と共に前記水平同期再生信号（HCTR）を補正
できるものである。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

第１図は，この発明の一実施例によるデジタル水平同期
回路を示す。アナログビデオ信号（AVS）は，アナログ
・デジタル変換器11においてサンプリングクロック（φ
Ｓ）によって，デジタルビデオ信号（DVS）に変換され
る。サンプリングクロック（φＳ）の周波数は本実施例
では，色副搬送波周波数（ｓ）の４倍に選ばれてお
り，このクロック（φＳ）がシステム全体の基本クロッ
クとなる。

デジタルビデオ信号（DVS）は，同期分離回路12,サンプ
リングクロック間位相検出回路13に供給される。同期分
離回路12は，デジタルビデオ信号（DVS）と，同期分離
レベル（SEP）とのレベル比較を行なって，同期信号を
分離し，複合同期信号（CS）を得る。複合同期信号（C
S）は，水平同期検出回路14へ導かれる。水平同期検出
回路14は，複合同期信号のパルス周期，幅を検出するこ
とによって水平同期検出信号（HS）を得る。

サンプリングクロック間位相検出回路13は，第２図，第
３図で詳しく説明するように，サンプリングクロックφ
Ｓと水平同期検出信号（HS）の立ち上がりエッジとの位
相差を検出し，位相補正信号（CSΔτ）を得る。

上記した位相補正信号（CSΔτ）を得るまでの手段を，
第２図，第３図を参照して説明する。

第２図は，水平同期信号の立ち上り部分を拡して示すタ
イムチュートである。図において，デジタルビデオ信号
（DVS）は，わかりやすくするためアナログ的に示して
いる。実際に，デジタル値として得られているのは，信
号（DVS）に黒丸を付した部分（サンプリングクロック
φＳの立ち上り部分）のみである。従って，複合同期信
号（CS）の立ち上りエッジは，サンプリングクロックφ
Ｓの立ち上りに同期し，また，複合同期信号（CS）から
検出される水平同期検出信号（HS）も複合同期信号（C
S）の立ち上りエッジに位相同期する。

しかしながら，今，図示のＢ点で水平同期信号（HS）が
立ち上ったとすると，実際の水平同期信号が同期分離レ
ベル（SEP）を横切ったと思われる時刻は，図示Ｂ点よ
りもCSΔτだけ前の時点である。上記のCSΔτを求めれ
ば，サンプリングクロックφＳの周期よりも細かい精度
の水平同期信号（HS）の立ち上がり位相誤差を検出でき
る。

第３図は，上記のCSΔτを位相補正信号として求めるサ
ンプリングクロック間位相検出回路13を示している。

分離レベルクロス点検出回路131は，水平同期検出信号
（HS）の立ち上り検出時点（Ｂ）の直前の時点（Ａ）の
データ（DA）と時点（Ｂ）のデータ（DB）を得る。

このデータ（DA）（DB）は，クロック間位相演算回路13
2に入力される。この演算回路132は，更に同期分離レベ
ル（SEP）も用いて，次の演算を行なう。

ここでは，ビデオ信号の同期分離レベル前後の傾きは，
一定であるという近似を行なっている。この演算によっ
て，位相補正信号（CSΔτ）が得られる。

第１図に戻って説明する。

上記水平同期検出信号（HS），位相補正信号（CSΔτ）
は，水平位相誤差検出回路15に供給される。

水平位相誤差検出回路15は，第４図で詳述するように水
平ループフィルタ16,デジタル制御発振器17とともに，
位相同期ループを形成している。この水平位相同期ルー
プは，デジタル制御発振器17の発振出力位相（水平カウ
ンタ出力の所定位相）と，ビデオ信号中の水平同期信号
の位相差を高精度で検出し，ビデオ信号中の水平同期信
号に水平カウンタ出力（CHTR）つまり，水平同期再生信
号の所定位相が正確にロックするように働く。

第４図を参照して上記位相同期ループについて説明す
る。

デジタル制御発振器17は，水平同期検出信号（HS）によ
り発振の周期が制御される全デジタル型の発振器であ
り，クロックφＳ以上の高精度な動作が可能である。デ
ジタル制御発振器17は水平カウンタ171を有する。水平
カウンタ171は，水平カウンタリセット信号（RS）によ
りリセットされ，クロックφＳを計数する。

水平カウンタ171の水平同期再生信号としてのカウント
出力（HCTR）は，一致検出回路172と，水平位相誤差検
出回路15内のラッチ回路151に供給される。

ラッチ回路151は，水平カウント出力（HCTR）を先の水
平同期検出信号（HS）によってラッチし，その値を減算
器152に供給する。

減算器152は，ラッチ回路151の出力値から，先の位相補
正信号（CSΔτ）を減算する。このことは，水平同期検
出信号（HS）の位相を水平カウンタ出力の位相（値）に
変換し，この値から先の位相補正信号（CSΔτ）を引い
たことに相当する。

減算器152の出力は，減算器153に入力される。減算器15
3は，更に，前記水平カウンタ171の出力位相補正信号
（HCΔτ）を前記減算器152の出力値から引き算する。
これは，水平カウンタ171のカウント出力位相と，水平
同期検出信号（HS）の位相の関係が所定の位相関係にな
ったとしても，水平カウンタ171自身にエラーがあった
場合，真の同期が得られないからである。

次に，減算器153の出力は，更に減算器154に供給され，
水平カウンタ目標位相値（Href）を差し引かれる。つま
り，水平同期検出信号（HS）と，水平カウンタ171の出
力位相が所定の関係であれば，減算器154の出力値は予
じめ計算できる。従って，減算器154にて，水平カウン
タ目標位相値（Href）を減算器153の出力値から減算す
れば，目標位相値（Href）との誤差を得ることができ
る。

減算器154の出力は，リミッタ回路155に供給される。リ
ミッタ回路155は，減算器154からの誤差の大きい信号を
制限する。このリミッタ回路155は，水平同期検出信号
（HS）が誤って検出された場合に，回路の安定動作を保
つのに有効に働く。リミッタ回路155の出力は，ループ
フィルタ16に供給される。

ループフィルタ16は，フィードバックループ系の安定
度，収束時間等を決定する。本実施例では，リミッタ回
路155からの位相誤差信号（ER1）に対し，係数乗算器16
1で係数ａが乗算され，また，係数乗算器165で係数ｂが
乗算される。係数ａ及びｂは，ループフィルタ16の時定
数を設定している。係数乗算器161の出力は，加算器162
とラッチ回路163で構成される積分回路で積分される。
積分出力は，加算器164において，前記係数乗算器165の
出力と加算される。

上記ループフィルタ16の出力は，水平周期信号（CH）を
出力する。水平周期信号（CH）は，デジタル制御発振器
17の発振周期を与えるものである。

水平周期信号（CH）は，整数成分（CH1）（上位ビッ
ト）と，小数成分（CH2）（下位ビット）に分けられ
て，整数成分（CH1）は加算器173に供給され，小数成分
（CH2）は加算器174に供給される。整数成分（CH1）
は，クロックφＳ単位の発振周期を示し，小数成分（CH
2）はクロックφＳの１周期内の発振周期を意味する。
加算器173においては，整数成分（CH1）と水平標準周期
値との加算が行なわれる。また，加算器174は，ラッチ
回路175とともに積分回路を構成する。そして，加算器1
74のキャリー（CRY）は，前記加算器173に加えられる。

今，水平カウンタ171が１水平期間に，クロックφＳを9
10計数するものとする。ここで，位相誤差が何れの箇所
にも生じなかったとすると，水平周期信号（CH）はオー
ル０である。ここで，水平標準周期値として910が設定
されていれば，一致検出回路172からは，水平カウンタ1
71が，クロックφＳを910計数した時点で，一致パルス
（RS）が得られる。この一致パルス（RS）は，水平カウ
ンタ171のリセット信号及びラッチ回路175のラッチパル
スとして用いられる。

今，仮りに,4水平周期で,1クロックφＳ分の位相ずれが
生じるものとすると，小数整分（CH2）としては，φＳ
周期の0.25分のデータがあらわれる。このデータは，積
分回路で蓄積され,4×0.25（４水平周期）で“1"とな
り，キャリーとして加算器173に入力される。従って，
このときは，水平カウンタ171は,910＋１個を計数した
ときに，一致パルス（RS）によってリセットされる。ラ
ッチ回路175の出力は，水平位相誤差検出回路15の減算
器153にも与えられているので，上記のループは，クロ
ックφＳの１周期内を更に細かく分解しているかのよう
に，位相補正を行なう。上記のラッチ回路175の出力
は，水平カウンタ補正信号（HCΔτ）である。

第１図に戻って説明する。上記の回路は，まず，クロッ
クφＳのサンプリング周期のために存在する水平同期検
出信号（HS）の位相エラーを得て，更に水平カウント出
力の位相をクロックφＳの周期以上の精度で修正してい
る。

更に，水平カウント出力の位相が，ビデオ信号の水平同
期信号に対して所定の位相となるように，補正を行なう
ことができる。

上記した，水平カウンタ補正信号（HCΔτ）及び水平カ
ウント出力（HCTR）は，水平ドライブ回路21,フライバ
ック位相誤差検出回路19に供給される。

フライバック位相誤差検出回路19は，テレビジョン受像
機のフライバックパルス（HFB）と水平同期信号との位
相関係を所定の位相にするのに用いられる。まず，フラ
イバックパルス（HFB）は，サンプリングクロックφＳ
の１周期内の位相を検出される。この検出回路は，サン
プリングクロック間位相検出回路18である。

上記サンプリングクロック間位相検出回路18は，フライ
パック位相補正信号（FBΔτ）と，この信号の読みとり
タイミングパルス（FBT）をフライバック位相誤差検出
回路19に供給する。フライバック位相誤差検出回路19
は，水平カウンタ出力（HCTR）とタイミングパルス（FB
T）（サンプリングクロックに同期している）との位相
差情報を検出し，次に，フライバック位相補正信号（FB
Δτ）と水平カウンタ補正信号（HCΔτ）を用いて，前
記位相差情報を補正する。さらに，このように補正され
た位相差情報は，水平画面位置制御信号（HPH）によっ
て補正される。水平画面位置情報（HPH）は，受像機の
特性に応じて，また，ユーザの好みに応じて画面位置を
調整するために，外部から操作よって与えられる信号で
ある。

上記のフライバック位相誤差検出回路19は，フライバッ
ク位相誤差信号（ER2）を得る。この信号（ER2）は，フ
ライバックループフィルタ20を介して水平ドライブ・フ
ライバックパルス間位相制御信号（DEB）としてとりだ
され，水平ドライブ発生回路21に供給される。水平ドラ
イブ発生回路21は，第７図に説明する水平ドライブ幅カ
ウンタと，水平ドライブ幅制御信号（HPW）とを比較す
る比較器を有し，水平ドライブパルス（HD）を得る。こ
の場合，水平ドライブパルス（HD）の位相は，水平カウ
ンタ171（第４図で示す）との位相関係，及びフライバ
ックパルス（HFB）との位相関係が所定の位相関係とな
る。ここで上記水平カウンタ171は，水平同期信号との
位相関係が所定の関係に補正され，また，フライバック
パルス（HFB）のサンプリングクロックφＳの１周期内
の位相情報も得られている。従って，水平ドライブパル
ス（HD）は，クロックφＳ以上の精度で位相制御が得ら
れる。

上記した，クロック間位相検出回路18,フライバック位
相誤差検出回路19,ループフィルタ20,水平ドライブ発生
回路21の構成を更に具体的に説明する。

第５図は，クロック間位相検出回路18を示しており，第
６図は，その動作説明のためのタイムチャートである。

フライバックパルス（HFB）は，入力端子181を介してゲ
ートディレイ回路182に供給される。ゲートディレイ回
路182は，サンプリングクロックφＳのおよそ1/16の遅
延量を持つノンインバータによる16個のゲート遅延素子
の直列回路である。従って，各ゲート遅延素子の出力
（d1〜d16）は，第６図に示すように，サンプリングク
ロックφＳの１周期の1/16期間づつずれている。

出力d1〜d16は，これをサンプリングクロックφＳの立
ち上がりでラッチするラッチ回路183に供給される。ラ
ッチ回路183は,d1〜d16に対応した出力e1〜e16を有し，
出力e1のみがラッチ回路184に供給され，他の出力e2〜e
16は，ラッチ回路185に供給される。ラッチ回路184は,e
1をサンプリングクロックφＳの立ち上がりでラッチ
し，その出力をラッチ回路185のクロック入力端に供給
する。また，ラッチ回路184の出力は，フライバック位
相補正信号（FBΔτ）の読みとりタイミングパルス（FB
T）として用いられる。ラッチ回路185の出力（f2〜f1
6）は，計数回路186に供給される。この計数回路186
は，出力（f2〜f16）のうち“1"を計数し，その値をフ
ライバック位置補正信号（FBΔτ）として出力する。こ
のフライバック位相補正信号FBΔτは、小数成分として
扱われる。つまり、“1"の計数値に（1/16）を乗算した
値と等価に扱われる。

今，第６図に示すように，サンプリングクロックφＳの
立ち上り時点（t61）で，フライバックパルス（HFB）の
位相情報がラッチされたとする。しかし，実際のフライ
バックパルス（FBT）は，時点（t61）よりも以前の時点
（t60）に立ち上がっているから，図中のFBΔτが，フ
ライバック位相補正量に相当する。従って，ラッチ回路
185内の“1"の数を計数すれば，これを位相補正信号と
することができる。位相補正信号（FBΔτ）は，サンプ
リングクロックφＳの１周期以内で読み出す必要がある
ので，サンプリングクロックφＳの立ち下がり時点（t6
2）で，タンミングパルス（FBT）が立ち上がるように構
成されている。

第７図は，フライバック位相誤差検出回路19,ループフ
ィルタ20,水平ドライブ発生回路21を示している。

水平位相誤差検出回路15内の水平カウンタ171からのカ
ウント出力（HCTR）は，ラッチ回路191において，先の
タイミングパルス（FBT）の立ち上りでラッチされる。
これによって，水平カウント出力（HCTR）とタイミング
パルス（FBT）の位相情報が得られる。ラッチ回路191の
出力は，減算器192に供給される。減算器192では，ラッ
チ回路191の出力から，フライバック位相補正信号（FB
Δτ）が減算される。更に減算器192の出力は，減算器1
93に供給され，ここでは水平カウンタ171の位相補正信
号（HCΔτ）が差し引かれる。これによって，サンプリ
ングクロックφＳの１周期よりも細かい単位で位相情報
の補正が得られる。この処理経路ではサンプリングクロ
ックφｓの周期単位の演算ビット列は整数分、１周期よ
りも細かい単位の演算ビット列は小数分として割り当て
られている。更に減算器192の出力は，減算器194に供給
され，ここでは，水平画面位置制御信号（HPH）との間
の誤差が演算される。減算器194の出力は，リミッタ195
に供給され，大きな誤差が制限され，フライバック位相
誤差信号（ER2）として導出される。

フライバック位相誤差信号（ER2）は，ループフィルタ2
0の係数乗算器201で係数Ｃが乗算され，その結果得られ
た信号は，加算器202とラッチ回路203で構成される積分
回路で積分される。そして積分出力は，水平ドライブ・
フライバックパルス間位相制御信号（DFB）として，水
平ドライブ発生回路21の減算器211に供給される。

水平ドライブ発生回路21は，上記のように位相誤差が検
出されるフライバックパルスと，水平ドライブパルス
（HD）間の位相関係を所定の関係に保持する。

位相制御信号（DFB）は，減算器211に入力される。この
減算器211には，水平画面位置制御信号（HPH）が供給さ
れている。減算器211においては，水平画面位置制御信
号（HPH）から先の水平ドライブ・フライバックパルス
間位相制御信号（DFB）が差し引かれ，水平ドライブパ
ルスの立ち上り位相が決定される。減算器211ではフラ
イバックパルスの遅延分が修正される。

次に，減算器211の出力は，加算器212に供給され，水平
カウンタ位相補正信号（HCΔτ）と加算される。これ
は，φＳ単位の水平カウンタ出力（HCTR）との比較が行
なわれる前にサンプリングクロックφＳの１周期よりも
細かい精度で修正し，結果として水平ドライブパルス
（HD）の精度を向上するためである。

加算器211の出力の上位ビットの整数分（CF1）は，一致
回路213に供給され，下位ビットの小数分（CF2）は選択
回路217に制御信号として与えられる。一致回路213にお
いては，整数分（CF1）と水平カウント出力（HCTR）と
が一致したときに，リセットパルス（RS2）が得られ，
このリセットパルス（RS2）は，水平ドライブ幅カウン
タ214をリセットする。

水平ドライブ幅カウンタ214は，リセットされることに
より，φＳ単位のドライブパルス（HDS）を立ち上がら
せ，クロックφＳを計数する。この計数値は，比較器21
5において，水平ドライブ幅制御信号（HPW）と比較され
る。比較器215は，水平ドライブ副制御信号（HPW）より
も，水平ドライブ幅カウンタ214の出力の値が大きくな
ったときに，ドライブパルス（HDS）を立ち下らせる。

ドライブパルス（HDS）は，ゲートディレイ回路216に供
給される。このゲートディレイ回路216は，第５図に示
したゲートディレイ回路182と同様な構成であり，クロ
ックφＳの周期よりも細かい精度の位相を有した複数の
ドライブパルスを得る。この複数のドライブパルスのう
ち，いずれか１つは，選択回路217により選択され，真
の水平ドライブパルス（HD）として出力される。選択回
路217は，加算器212からの小数成分（CF2）に応じて，
選択パルスを決定する。つまり，水平ドライブパルス
（HD）は，サンプリングクロックφＳの周期よりも細か
い精度の位相に制御される。

上記の水平フライバック位相誤差検出回路19,フライバ
ックパルスループフィルタ20,水平ドライブ発生回路21
は，第８図に示すように，水平フライバックパルス（HF
B）の立ち上り位相を，水平カウンタ171の値と水画面位
置制御信号（HPH）の値とが一致する時点（t81）に合わ
せるように働く。このため，水平ドライブパルス（HD）
が発生されてから，水平フライバックパルス（HFB）が
得られるまでの時間遅れ情報，つまりDFBを位相誤差検
出回路19,ループフィルタ20によって得る。この場合，
フライバックパルスから得るタイミング情報の位相は，
クロックφＳよりも細かい位相修正がなされ，また，水
平カウンタ171のカウント出力から得るカウント情報に
対してもクロックφＳよりも細かい位相修正がなされて
いる。そして，上記水平ドライブ・フライバック間位相
制御信号（DFB）に基づいて，前記水平ドライブパルス
（HD）の位相が精度良く決定される。

第９図は，第５図のサンプリングクロック間位相検出回
路18と第７図の回路の基本的原理をブロック化して示し
ている。したがって、同期化手段31と補正信号発生手段
32は、サンプリングクロック間位相検出回路18を意味
し、位相制御手段33はフライバック位相誤差検出回路19
を意味し、水平ドライブ手段34は水平ドライブ発生回路
21を意味する。また、位相制御手段33には、水平同期検
出信号HSが入力しているように示しているが、実際には
水平同期検出信号HSに同期した水平カウント出力HCTRで
ある。第９図に示すように，同期化手段31にて水平フラ
イバックパルス（HFB）をサンプリングクロックφＳに
て同期化する。次に，補正信号発生手段32において，フ
ライバックパルス（HFB）の同期化信号の位相とサンプ
リングクロックφＳの所定位相との差であるフライバッ
ク位相補正信号（FBΔτ）を得る。

一方，水平ドライブ手段34は，水平同期信号を用いて水
平ドライブパルス（HD）を発生している。更に水平ドラ
イブパルス（HD）の位相は，水平ドライブ・フライバッ
クパルス位相制御信号（DFB）にて制御されている。

水平ドライブ・フライバックパルス位相制御信号（DF
B）は，サンプリングクロックφＳの周期に同期化した
タイミング信号（FBT）と，水平同期信号との位相差を
位相制御手段33にて積分することによって得られてい
る。

従って，この位相制御手段33に更に，前記サンプリング
クロックφＳの周期よりも細かい単位で前記フライバッ
クパルス（HFB）の位相情報をあらわすフライバック位
相補正信号（FBΔτ）を入力し，前記位相制御信号（DF
B）を補正することで，フライバックパルス（HFB）に起
因する水平ジッタを低減できるものである。

〔発明の効果〕

以上説明したようにこの発明によると，水平同期信号の
検出を高精度で行ない，水平同期検出信号の位相情報を
サンプリングクロックの分解能以上で修正し得，水平同
期再生信号の周期を高精度にし得，かつ水平同期信号発
生部内のエラーも高精度で検出することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成説明図，第２図
は水平同期補正信号を得るために示した動作波形図，第
３図は，第１図のクロック間位相検出回路を詳しく示す
図，第４図は第１図の水平同期再生信号発生部を更に詳
しく示す図，第５図は第１図のフライバッククロック間
位相検出回路を詳しく示す図，第６図は第５図の回路の
動作波形図，第７図は第１図の水平ドライブパルス発生
部を更に詳しく示す図，第８図は第１図の回路の動作を
示す波形図，第９図は，第７図の回路をブロック化して
示す図である。 11……アナログ・デジタル変換器、12……同期分離回
路、13……サンプリングクロック間位相検出回路、14…
…水平同期検出回路、15……水平位相誤差検出回路、16
……水平ループフィルタ、17……デジタル制御発振器、
18……サンプリングクロック間位相検出回路、19……フ
ライバック位相誤差検出回路、20……フライバックルー
プフィルタ、21……水平ドライブ発生回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】アナログビデオ信号を所定のサンプリング
   クロックにてサンプリングしてデジタルビデオ信号に変
   換するアナログデジタル変換器と、 前記デジタルビデオ信号と同期分離レベルとの比較を行
   い複合同期信号を分離する同期分離手段と、 前記複合同期信号の中から、所定のパルス周期およびパ
   ルス幅に対応する信号を検出することにより、前記サン
   プリングクロックの周期に同期化した水平同期検出信号
   （HS）を得る水平同期検出手段と、 前記サンプリングクロック周期でサンプルされている前
   記デジタルビデオ信号の中から、前記同期分離レベル
   （SEP）の直前と直後の値（DA）、（DB）を検出し、 （DB−SEP）／（DB−DA）＝CSΔτ の演算により、前記水平同期検出信号（HS）の位相補正
   信号（CSΔτ）を得るサンプリングクロック間位相検出
   手段と、 前記サンプリングクロックにより駆動される水平カウン
   タと、この水平カウンタのリセットタイミングを制御す
   るリセット制御手段を有し、通常は標準の水平周期でリ
   セットされるカウント出力を水平同期再生信号として発
   生し、前記リセット制御手段に制御信号が入力されるこ
   とにより前記水平同期再生信号の位相を制御可能なデジ
   タル制御発振手段と、 前記デジタル制御発生手段からの前記水平同期再生信号
   を前記水平同期検出信号によりサンプリングして、その
   サンプリング値と設定値との誤差を前記デジタル制御発
   振手段の前記制御信号として帰還する場合、さらに前記
   位相補正信号（CSΔτ）により前記誤差の値を調整し、
   前記水平同期再生信号の位相を前記水平同期検出信号の
   位相に合わせる場合に、当該水平同期再生信号の位相を
   前記サンプリングクロックの位相にも所定の関係に合わ
   せるようにする水平位相誤差検出および制御手段と を具備したことを特徴とするデジタル水平同期再生回
   路。
2. 【請求項２】前記デジタル制御発振手段において、 前記カウント出力の位相を制御するための前記制御信号
   が、前記サンプリングクロックの周期単位毎の位相調整
   に相当する第１の制御データと、前記サンプリングクロ
   ックの１周期内の位相調整に相当する第２の制御データ
   とを含み、 かつこのデジタル制御発振手段は、 前記カウント出力が一方の入力端に供給され、他方の入
   力端には、比較入力が供給され、この比較入力と前記カ
   ウント出力が一致したときに前記水平カウンタをリセッ
   トするためのリセットパルスを発生する一致検出回路
   と、 前記カウント出力のリセット周期として標準の水平周期
   が得られる値と、前記第１の制御データとを加算して前
   記一致検出回路に前記比較入力として与える第１の加算
   器と、 前記第２の制御データを前記リセットパルスの周期で加
   算し、キャリー出力を前記第１の加算器に与える第２の
   加算器と、 を有したことを特徴とする特許請求項１記載のデジタル
   水平同期再生回路。