JPH0789264B2

JPH0789264B2 - 表示装置

Info

Publication number: JPH0789264B2
Application number: JP63270297A
Authority: JP
Inventors: 秀次川森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-10-25
Filing date: 1988-10-25
Publication date: 1995-09-27
Anticipated expiration: 2010-09-27
Also published as: JPH02115893A

Description

【発明の詳細な説明】産業上の利用分野本発明は、ワードプロセッサやパーソナルコンピュータ
などにおいて取り扱われる静止画像を表示する液晶表示
装置などの表示装置に関する。

従来の技術互いに交差する方向に配列した複数の走査側電極と複数
のデータ側電極との間に液晶層を介在させて、データ側
電極に表示データに対応する電位を与えた状態で走査側
電極に順次的に選択電位を与えることによって駆動する
ようにした単純マトリクス型の液晶表示装置において、
絵素をオン駆動するかオフ駆動するかによって明暗の２
値表示を行うだけでなく、数段階に亘る中間の明るさを
も表示する中間階調表示を行うことが従来より試みられ
ている。この中間階調表示の方式として、データ側電極
に与える電圧のパルス幅を変調させる方式と、複数フレ
ーム期間を１周期とし、その周期内の各フレームにおい
てデータ側電極に与える電圧を表示に相当する電圧から
非表示に相当する電圧に選択的に切り換えるデータ間引
き処理を行うデータ間引き方式とが周知である。

2ⁿ（ｎは整数）段階の階調表示を行うものとすると、パ
ルス幅を変調させる方式では、データ側電極に表示デー
タに対応する電圧を与えるためのデータ側駆動回路内
に、入力されてくるｎビットの階調データに応じて、デ
ータ側電極に与える電圧波形のパルス幅を変調させる階
調制御回路が組み込まれ、これによって階調表示が行わ
れる。一方、データ間引き方式では、大規模集積回路
（Large Scale Integration;以下、LSIと略称する）に
よって構成された液晶表示制御回路内に、階調制御回路
とフレーム弁別回路が組み込まれ、表示メモリにストア
された１絵素あたりｎビットの階調データを階調制御回
路で読み出し、その読み出した階調データに対して間引
きに必要な信号処理をフレーム弁別回路の出力に基づき
行った後、これらのデータを並列信号から直列信号に変
換して、その直列信号を表示データとしてデータ側駆動
回路へ送信するという一連の動作を階調制御回路で行
い、この階調制御回路から表示データとして出力される
直列信号によって階調表示が行われる。

発明が解決しようとする課題ところで、上述したパルス幅変調方式の場合、階調制御
回路を内蔵したデータ側駆動回路と１絵素あたりｎビッ
ト（2ⁿ階調表示を行う場合）の表示データを同時に出力
することのできるパルス幅変調方式専用の液晶表示制御
回路が必要であり、したがって非階調表示に用いられる
一般的な液晶駆動回路や液晶表示制御回路LSIをそのま
ま使用して階調表示を実現することは不可能である。

また、上述した従来のデータ間引き方式の場合、間引き
信号処理などを行う階調制御回路を内蔵したデータ間引
き方式専用の液晶表示制御回路LSIが必要であり、非階
調表示に用いられる一般的な液晶表示制御回路をそのま
ま使用して階調表示を実現することは不可能である。さ
らに、データ間引き方式専用の液晶表示制御回路LSIを
用いた場合でも、複数フレーム期間を１周期とした電圧
波形によって各絵素を駆動することから中間階調表示を
する絵素の駆動周波数が低くなるとともに、階調制御回
路による間引き処理がフレーム弁別信号にのみ基づいて
行われることから、配置上で連続する複数の絵素を同一
階調表示させる際、これらの各々の絵素に印加される電
圧が表示に相当する電圧から非表示に相当する電圧に切
り換わるタイミングが同期することになる。したがっ
て、上述した複数フレーム期間を１周期とする周波数が
40Hz程度以下になると、隣り合う同一階調表示の絵素群
の部分で、フリッカが目立つようになり表示品位を低下
させるという問題点がある。

したがって、本発明の目的は、非階調表示に用いられる
一般的な表示制御回路と駆動回路との組み合わせ、或い
はパルス幅変調方式専用の表示制御回路と一般的な駆動
回路との組み合わせのいずれを用いても階調表示を行う
ことができ、かつ隣り合う同一階調表示の絵素群の部分
でフリッカが目立つことのない表示品位の良好な表示装
置を提供することである。

課題を解決するための手段本発明は、マトリクス状に配列した複数の絵素を、その
絵素の列方向に配列した複数のデータ側電極に表示デー
タに対応する電位を与えた状態で、絵素の行方向に配列
した複数の走査側電極に順次的に選択電位を与えること
によって駆動し、１フレームの表示を完了する表示装置
において、前記絵素に階調表示を行わせるための複数ビットの階調
データを各絵素に対応付けて出力する階調データ出力手
段と、フレームの開始タイミングを与えるフレーム開始信号に
基づき、複数のフレーム分の期間を１周期としてその周
期内の各フレームを弁別するフレーム弁別信号を出力す
るフレーム弁別手段と、選択電位を与える走査側電極を切り換え指定するととも
に、指定した走査側電極上に絵素の表示データに対応す
る電位をデータ側電極に与えるためのデータラッチ信号
と前記フレーム弁別信号に基づき、フレーム内の各走査
ラインを弁別するライン弁別信号を出力するライン弁別
手段と、データ間引き手段であって、このデータ間引き手段は、
前記フレーム弁別信号およびライン弁別信号が弁別する
各フレームの各走査ラインでの絵素の表示データとし
て、階調データの各ビットを、高位桁の出力回数が下位
桁の出力回数よりも大きくなるように各桁の重みに応じ
た回数だけ、前記１周期に亘って出力し、フレーム毎に
各桁を選択出力する周期的な予め定める順序を、走査ラ
インの予め定める複数の間に、走査ライン毎にずらし、
同一走査ライン上の隣り合う絵素の間ではフレーム毎に
各桁を選択する周期的な順序を、互いに異なるように選
択的に変えるデータ間引き手段とを備えることを特徴と
する表示装置である。

作用本発明に従えば、予め定められた複数フレーム分から１
周期内の各フレームの各走査ラインがフレーム弁別手段
から出力されるフレーム弁別信号とライン弁別手段から
出力されるライン弁別信号とによって弁別され、弁別さ
れた各フレームの各走査ラインでの絵素の表示データと
して、表示に相当するオンデータまたは非表示に相当す
るオフデータのいずれかがデータ間引き手段によって選
択的に出力され、上記１周期によって１画面の表示が行
われる。各絵素に対する１周期に亘るオンデータの出力
回数は階調データに応じて定まるので、１画面の表示は
階調表示となる一方、同一階調データであっても１周期
に亘るオンデータの出力順序は各走査ラインに応じて定
まり、同一走査ライン上での隣り合う絵素間でもオンデ
ータの出力順序が異なるので、同一階調で表示される隣
り合う絵素間において印加される電圧波形の位相が同期
せずフリッカが低減される。

すなわち本発明では、階調データ出力手段の階調データ
は、たとえば複数ビットDH,DM,DLのビット並列で出力さ
れるものであり、データ間引き手段は、（ａ）階調デー
タの各ビットを、高位桁の出力回数が下位桁の出力回数
よりも大きくなるように、各桁の重みに応じた回数だ
け、前記１周期に亘って出力し、たとえば後述の実施例
では、第３表に関連して述べられるように、上位ビット
のデータDHは、前記１周期を構成する８フレームにおい
て、４回出力され、中位ビットのデータDMは２回、下位
ビットのデータDLは１回出力され、また（ｂ）フレーム
毎に各桁を選択出力する周期的な予め定める順序を、走
査ラインの予め定める複数（後述の実施例では４つのラ
インL_4y+1〜L_4(y+1)の間に、走査ライン毎にずらし、た
とえば後述の実施例では、その第３表におけるフレーム
〜において、走査ラインでは、DH→DM→DH→DL→
DH→DM→DH→「０」または「１」が出力され、ライン
では、DH→DL→DH→DM→DH→「０」または「１」→DH→
DMであるように各桁が選択され、さらに（ｃ）同一走査
ライン上の隣り合う絵素の間ではフレーム毎に各桁を選
択する周期的な順序を互いに異なるように選択的に変
え、後述の実施例では、偶数列データD0と、それに隣り
合う奇数列データD1とが、第３表に示されるように互い
に異なっている。データ間引き手段は、このような構成
a,b,cを備えることによって、在来の非階調表示装置に
関連して本発明を容易に実施することができ、またフリ
ッカを防ぐことができる。

実施例第１図は、本発明の表示装置の一実施例である液晶表示
装置の概略の構成を示すブロック図である。この液晶表
示装置は、液晶層を介在させて複数のデータ側電極Ｃと
複数の走査側電極Ｌとをこれらが互いに交差するように
配列した単純マトリクス型液晶表示素子１と、この液晶
表示素子１のデータ側電極Ｃに表示データに応じて表示
に相当する電圧または非表示に相当する電圧のいずれか
を印加する非階調表示用の一般的なデータ側液晶駆動回
路２と、液晶表示素子１の走査側電極Ｌに選択に相当す
る電圧または非選択に相当する電圧のいずれかを印加す
る非階調表示用の一般的な走査側液晶駆動回路３と、デ
ータ側液晶駆動回路２に表示・非表示に相当する電圧を
供給し、走査側液晶駆動回路３に選択・非選択に相当す
る電圧を供給するための液晶駆動分圧発生回路４と、各
フレームごとにデータ側液晶駆動回路２および走査側液
晶駆動回路３に印加する電圧の極性を反転させるフレー
ム切り換え制御用の交流化反転信号Ｍを発生する交流化
反転信号発生回路５と、液晶表示素子１の絵素に８階調
の表示を行わせるための３ビットの階調データ〔DH,DM,
DL〕、各フレームの走査を開始させるための走査開始信
号Ｓ、および走査ラインの選択制御と各走査ライン上の
絵素の表示データに対応する電圧をデータ側電極Ｃに印
加するタイミングをあたえるためのデータラッチ信号CP
を出力するパルス幅変調方式用の液晶表示制御回路６
と、この液晶表示制御回路６からの出力信号に基づいて
データ間引き方式の表示データＤを生成する表示データ
生成回路７とによって構成されている。

第２図は、上記した表示データ生成回路７の具体的構成
を示す回路図であって、ここでは説明を簡単にするため
に、液晶表示素子１の偶数列のデータ側電極C_Xのうちの
任意の１つに対応する表示データD₀と、このデータ側電
極C_Xに隣接する奇数列のデータ側電極C_X+1に対応する表
示データD₁の２つを生成する機能を持つ部分だけが示さ
れている。

第２図において、フレーム弁別回路８は、上述した液晶
表示制御回路６から出力されフレーム開始のタイミング
を与える走査開始信号Ｓに基づいて、この液晶表示装置
の８フレーム分の駆動期間を１周期としてその周期内の
各フレームを弁別するための回路であり、３つのフリッ
プ・フロップ8a,8b,8cと、２つのEX−ORゲート9a,9b
と、ANDゲート10と、後述するライン弁別回路12の出力Q
_ABと前記フリップ・フロップ8aの非反転出力Q_Oとの論理
積STAT70を得るANDゲート11aと、ライン弁別回路12の出
力Q_ABと前記フリップ・フロップ8aの反転出力▲▼
との論理積STAT71を得るANDゲート11bとによって構成さ
れている。なお、前記３つのフリップ・フロップ8a,8b,
8cと２つのEX−ORゲート9a,9bとANDゲート10とを含んで
走査開始信号Ｓをクロックパルスとする同期式３ビット
・２進カウンタが構成される。

ライン弁別回路12は、上述した液晶表示制御回路６から
出力されるデータラッチ信号CPと上述したフレーム弁別
回路７の同期式３ビット・２進カウンタからの出力（こ
こでは出力〔Q₂,Q₁,Q₀〕のうちの上位２ビットQ₂,Q₁）
とに基づいて、各フレームでの各走査ライン（選択され
る走査側電極Ｌ）を弁別するための回路であり、２つの
フリップ・フロップ13a,13bとNANDゲート14と５つのAND
ゲート15a,15b,15c,15d,15eと４つのインバータ16a,16
b,16c,16dとからなるロード機能付き２ビット・２進カ
ウンタと、フリップ・フロップ13aの出力Q_Aとフリップ
・フロップ13bとの論理積Q_ABを得るANDゲート17とによ
って構成されている。

上述したロード機能付き２ビット・２進カウンタは、走
査開始信号ＳがＨでかつデータラッチ信号CPがＨからＬ
に立ち下がるタイミング（第１番目の走査ラインの走査
を開始するタイミング）において、フレーム弁別回路８
の同期式３ビット・２進カウンタからの出力〔Q₂,Q₁,
Q₀〕のうちの上位２ビットQ₂,Q₁をそれぞれフリップ・
フロップ13b,13aにロードしたあと、データラッチ信号C
PがＬからＨに立ち上がって走査ラインが切り換えられ
る毎にカウントアップする機能を持つ。

偶数列データ間引き回路18aは、偶数列のデータ側電極C
x上の絵素に対応するものとして、上述した液晶表示制
御回路６から出力される３ビットの階調データ〔DH_O,DM
_O,DL_O〕と、上述したフレーム弁別回路８およびライン
弁別回路12の出力のうちの３ビットのデータ〔Q_B,Q_A,
Q_O〕とに基づき、データ側電極Cx上の絵素に対応する間
引き方式の表示データD_O（非階調表示の場合の表示に相
当するオンデータまたは非表示に相当するオフデータ）
を生成するための信号処理回路である。

この偶数列データ間引き回路18aは、ライン弁別回路12
の出力Q_Aに相当する入力SELAOおよびフレーム弁別回路
８の出力Q_Oに相当する入力SELBOに従って、出力D_SELOの
状態として３ビットの階調データ〔DH_O,DM_O,DL_O〕のう
ちから１つのビットの状態を選択する３対１データセレ
クタ回路40aと、階調データ〔DHo,DMo,DLo〕の各ビット
の論理和を得るORゲート19と、このORゲート19の出力と
フレーム弁別回路７からの弁別出力STAT70との論理積を
得るANDゲート20と、このANDゲート20の出力と上記３対
１データセレクタ回路の出力D_SELOとの論理和を取り、
これを偶数列のデータ側電極Cx上の絵素に対応する表示
データDoとしてデータ側液晶駆動回路２へ与えるORゲー
ト21とによって構成されている。上記３対１データセレ
クタ回路40aは、１つの４入力ORゲート22と８つのNAND
ゲート23a,23b,23c,23d,23e,23f,23g,23hと８つのイン
バータ24a,24b,24c,24d,24e,24f,24g,24hとによって構
成されている。

同様に、奇数列データ間引き回路18bは、奇数列のデー
タ側電極C_X+1上の絵素に対応するものとして上述した液
晶表示制御回路６から出力される３ビットの階調データ
〔DH₁,DM₁,DL₁〕と、上記したフレーム弁別回路８およ
びライン弁別回路12の出力のうち３ビットのデータ〔Q
_B1,Q_A1,▲▼〕とに基づき、データ側電極C_X+1上の
絵素に対応する間引き方式の表示データD₁を生成するた
めの信号処理回路である。

この奇数列間引き回路18bは、ライン弁別回路12の出力Q
_Aに相当する入力SELA1およびフレーム弁別回路８の出力
▲▼に相当する入力SELB1にしたがって、出力D_SEL1
の状態として３ビットの階調データ〔DH₁,DM₁,DL₁〕の
うちから１つのビットの状態を選択する３対１データセ
レクタ回路40bと、階調データ〔DH₁,DM₁,DL₁〕の各ビッ
トの論理和を得るORゲート25と、このORゲート25の出力
とフレーム弁別回路８からの弁別出力STAT71（状態がST
AT7であることを示す）との論理積を得るANDゲート26
と、このANDゲート26の出力と上記３対１データセレク
タ回路40bの出力D_SEL1との論理和を取り、これを奇数列
のデータ側電極C_X+1上の絵素に対応する表示データD₁と
してデータ側液晶駆動回路２へ与えるORゲート27とによ
って構成されている。上記３対１データセレクタ回路40
bは、１つのORゲート28と８つのNANDゲート29a,29b,29
c,29e,29f,29g,29hと８つのインバータ30a,30b,30c,30
d,30e,30f,30g,30hとによって構成されている。

第３図は、上述した液晶表示素子１の電極の配列構成の
一部を示す模式図である。各フレームにおいて、第３図
に示す連続する４つの走査ラインL_4y+1,L_4y+2,L_4y+3,L
_4(y+1)が選択されるときの第２図に示すライン弁別回路
12およびフレーム弁別回路８の各出力Q_A,Q_B,▲▼,Q
₀,Q₁、Q₂および偶数列データ間引き回路18a,奇数列デー
タ間引き回路18bの各入力SELA0,SELB0,SELA1,SELB1の状
態を第１表に示す。ただし第１表において、T_8m+1,T
_8m+2,T_8m+3,T_8m+4,T_8m+5,T_8m+6,T_8m+7,T_8(m+1)は上記し
た８フレームの各フレーム期間を示す。

また、各フレームにおいて、第３図に示す連続する４つ
の走査ラインが選択されるときの第２図に示すフレーム
弁別回路８およびライン弁別回路12からの各弁別出力
〔Q_B,Q_A,Q_O〕，〔Q_B,Q_A,▲▼〕の状態STAT0〜STAT7
を第２表に示す。第１表との対応から明らかなように、
STAT0は弁別出力〔Q_B,Q_A,Q_O〕，〔Q_B,Q_A,▲▼〕が
〔0,0,0〕のとき、STAT1は〔0,0,1〕のとき、STAT2は
〔0,1,0〕のとき、STAT3は〔0,1,1〕のとき、STAT4は
〔1,0,0〕のとき、STAT5は〔1,0,1〕のとき、STAT6は
〔1,1,0〕のとき、STAT7は〔1,1,1〕のときを表してい
る。したがって、第２図において、フレーム弁別回路８
のANDゲート11aの出力STAT70は弁別出力〔Q_B,Q_A,Q_O〕が
〔1,1,1〕となるSTAT7の状態を示し、またANDゲート11b
の出力STAT71も弁別出力〔Q_B,Q_A,▲▼〕が〔1,1,
1〕となるSTAT7の状態を示すことになる。

さらに、各フレームにおいて、第３図に示す連続する４
つの走査ラインが選択されるときの第２図に示す偶数列
データ間引き回路18aおよび奇数列データ間引き回路18b
の出力D₀,D₁の状態を第３表に示す。

ただし第３表において、「DH」は３ビットの階調データ
〔DH,DM,DL〕のうちの上位ビットのデータDHが出力とし
て選択されたことを示し、「DM」は階調データ〔DH,DM,
DL〕のうちの中位ビットのデータDMが出力として選択さ
れたことを示し、「DL」は階調データ〔DH,DM,DL〕のう
ちの下位ビットのデータDLが出力として選択されたこと
を示している。

また「１」は階調データ〔DH,DM,DL〕が非表示に相当す
る〔0,0,0〕以外のときの出力としてＨレベルが選択さ
れることを示し、「Ｏ」は階調データ〔DH,DM,DL〕が
〔0,0,0〕のときの出力としてＬレベルが選択されるこ
とを示している。なお、第１表〜第３表において添字x,
y,mには任意の整数が当てはまる。

次に上記した液晶表示装置の動作を、第４図および第５
図に示すタイミングチャートと第１表〜第３表を参照し
て説明する。

第２図に示すフレーム弁別回路８およびライン弁別回路
12の動作によって、液晶表示装置の駆動期間のうちのそ
れぞれのライン選択期間において、第１表に示すように
各々の弁別出力は８フレーム分の駆動期間を１周期とし
て、その周期内で８種類の状態に弁別される。したがっ
て、各フレームの各ライン選択期間での弁別状態STAT0
〜STAT7は第２表に示したようになる。

すなわち、２列×４行の８絵素を１単位として、それぞ
れの絵素に応じた間引き信号処理を偶数列データ間引き
回路18aおよび奇数列データ間引き回路18bに行わせる弁
別状態が、常に１フレーム期間だけ位相をずらしながら
STAT0→STAT7へと変化する。

たとえば、フレームT_8m+1では絵素Ａ_x,4y＋１（添字x,4
y＋１は走査側電極L_4y+1とデータ側電極C_Xの交差位置に
ある絵素を表す。以下、同じ）→絵素Ａ_{ｘ＋1,4y＋１}→
絵素Ａ_x,4y＋２→絵素Ａ_{ｘ＋1,4y＋２}→絵素Ａ_x,4y＋３
→絵素Ａ_{ｘ＋1,4y＋３}→絵素Ａ_{x,4（ｙ＋１）}→絵素Ａ
_{ｘ＋1,4（ｙ＋１）}の順序に従って上述した弁別状態STA
T0〜STAT7が割り付けられる。偶数列データ間引き回路1
8aおよび奇数列データ間引き回路18bでは上述した弁別
状態STAT0〜STAT7での表示データD₀,D₁として、そのと
きの階調データ〔DH,DM,DL〕のうちの１ビットを第３表
に示すように選択して出力する。

すなわち弁別状態がSTAT0、STAT2、STAT4,STAT6の場合
には表示データD₀,D₁として階調データ〔DH,DM,DL〕の
うちの上位ビットのデータDHが選択され、弁別状態がST
AT1,STAT5の場合には中位ビットのデータDMが選択さ
れ、弁別状態がSTAT3の場合には下位ビットのデータDL
が選択される。また、弁別状態がSTAT7の場合には、階
調データ〔DH,DM,DL〕が〔0,0,0〕でない限り表示デー
タD₀,D₁として「１」が出力され、階調データ〔DH,DM,D
L〕が〔0,0,0〕であるとき、表示データD0,D1として
「０」が出力される。

したがって、１つの絵素に対応する表示データD₀,D₁と
して、８フレーム分の駆動期間を１周期としてその周期
内に、上位ビットのデータDHが４フレーム期間、中位ビ
ットのデータDMが２フレーム期間、下位ビットのデータ
DLが１フレーム期間、「０」または「１」が１フレーム
期間出力される。

このように、階調データ〔DH,DM,DL〕の各ビットのデー
タがその各桁の重みに応じた回数だけ出力されるので、
８フレームの期間の間に表示データD₀,D₁として出力さ
れる「１」のデータつまり非階調表示の場合の表示に相
当するオンデータの回数は階調データ〔DH,DM,DL〕によ
って決まる階調０〜７（最も暗い表示階調0,最も明るい
表示を階調７とする）に応じた値となる。その他のフレ
ーム期間では「０」のデータつまり非階調表示の場合の
非表示に相当するオフデータが出力される。また、上述
したように２列×４行の８絵素に対応する弁別状態はそ
れぞれ異なり、かつ１フレームだけ順次位相がずれるの
で、８フレーム分に駆動期間における表示データD₀,D₁
の出力波形も１フレームだけ位相がずれることになる。

第４図は、上述のようにして偶数列データ間引き回路18
aで生成される表示データD₀を受けてデータ側液晶駆動
回路２から偶数列のデータ側電極C_Xに印加される電圧
と、走査側液晶駆動回路３から走査側電極L_4y+1,L_4y+2
に印加される電圧との差によって、これらの電極の交差
位置の絵素に印加される電圧波形と走査開始信号Ｓおよ
びデータラッチ信号CPとの関係とを示すタイミングチャ
ートであり、そのうち第４図（ａ）は走査開始信号Ｓの
波形を示し、第４図（ｂ）はデータラッチ信号CPの波形
を示し、第４図（ｃ）は絵素Ａ_x,4y＋１への印加電圧波
形を示し、第４図（ｄ）は絵素Ａ_x,4y＋２への印加電圧
波形を示す。

第５図は、奇数列データ間引き回路18bで生成される表
示データD₁を受けてデータ側液晶駆動回路２から奇数列
のデータ側電極C_x+1に印加される電圧と、走査側液晶駆
動回路３から走査側電極L_4y+1,L_4y+2に印加される電圧
との差によって、これらの電極の交差位置の絵素に印加
される電圧波形と走査開始信号Ｓおよびデータラッチ信
号CPとの関係を示すタイミングチャートであり、そのう
ち第５図（ａ）は走査開始信号Ｓの波形を示し、第５図
（ｂ）はデータラッチ信号CPの波形を示し、第５図
（ｃ）は絵素Ａ_{ｘ＋1,4y＋１}への印加電圧の波形を示
し、第５図（ｄ）は絵素Ａ_{ｘ＋1,4y＋２}への印加電圧の
波形を示す。

第４図（ｃ）に示すように、絵素Ａ_x,4y＋１に対して
は、この絵素に対応する階調データ〔DH_O,DM_O,DL_O〕に
よって決定される階調０〜７に応じて、８フレーム分の
駆動期間を１周期として、この周期内に表示に相当する
瞬時電圧±V_OPが印加されるフレーム期間はそれぞれ０
フレーム期間（階調０のとき）,2フレーム期間（階調１
のとき），…,8フレーム期間（階調７のとき）となり、
他のフレーム期間においては非表示に相当する（ただ
し、ａは表示絵素の非選択時の印加電圧の比）瞬時電圧
±V_OP（１−2/a）が印加されることになる。絵素Ａ
_x,4y＋２,A_{ｘ＋1,4y＋１},A_{ｘ＋1,4y＋２}についても、第
４図（ｄ），第５図（ｃ），第５図（ｄ）にそれぞれ示
すように同様の電圧が印加される。この結果、必要な階
調０〜７に応じた実効電圧が各々の絵素に印加され、８
階調表示が行われる。

また、絵素Ａ_x,4y＋１に印加される電圧と、絵素Ａ
_{ｘ＋1,4y＋１}に印加される電圧とは、第４図（ｃ）と第
５図（ｃ）との比較から明らかなように、互いに位相が
１フレーム期間ずれた波形となっている。このことは、
第５図（ｃ）に示す絵素Ａ_{ｘ＋1,4y＋１}に印加される電
圧波形と第４図（ｄ）に示す絵素Ａ_x,4y＋２に印加され
る電圧波形との間でも、また第４図（ｄ）に示す絵素Ａ
_x,4y＋２に印加される電圧波形と第５図（ｄ）に示す絵
素Ａ_{ｘ＋1,4y＋２}に印加される電圧波形との間でも同様
である。すなわち、第３表に示したように、２列×４行
の８絵素分を１単位として、この単位内の絵素の間では
印加電圧波形の位相が互いに１フレーム期間ずれる。し
たがって、複数の連続した絵素を同一階調表示させる場
合に、各々の絵素に印加される電圧波形の位相が同期し
ないので、複数フレーム期間を１周期とする間引き処理
周波数を40Hz以下にしてもフリッカが生じることなく、
良好な表示品位を得ることができる。

なお、この実施例では、液晶表示装置による階調表示の
場合について説明したが、これに限らず電界発光素子を
用いた表示装置など、他の表示装置において静止画像を
階調表示する場合についても同様に適用できる。

発明の効果以上のように、本発明の表示装置によれば、（１）非階調表示に用いられる装置のほかに、フレーム
弁別手段と、ライン弁別手段と、データ間引き手段とを
別途追加するだけで、階調表示を容易に行うことができ
る。

（２）また、パルス幅変調方式用の表示制御回路と一般
的な非階調表示用の駆動回路との組み合わせによって、
階調表示を行うこともできる。

（３）さらに、間引き処理がフレーム弁別信号のみに基
づいて行われる従来の間引き方式の表示装置に比して、
複数の連続した絵素を同一階調表示させる場合に、各々
の絵素に印加される電圧波形の位相が同期しないので、
複数フレーム期間を１周期とする間引き処理の周波数を
40Hz以下にしてもフリッカが生じず良好な表示品位を得
ることができる。

特に本発明によれば、データ間引き手段は、（ａ）複数
ビットDH,DM,DLのビット並列の階調データの各ビット
を、高位桁の出力回数が下位桁の出力回数よりも大きく
なるように、各桁の重みに応じた回数だけ前記１周期に
わたって出力し、（ｂ）フレーム毎に各桁を選択出力す
る周期的な予め定める順序を、走査ラインの予め定める
複数の間に、走査ライン毎にずらし、（ｃ）同一走査ラ
イン上の隣り合う絵素の間ではフレーム毎に各桁を選択
する周期的な順序を互いに異なるように選択的に変え、
これによってフリッカの発生をさらに一層、なくすこと
を可能にしている。

【図面の簡単な説明】

第１図は本発明に一実施例である表示装置の概略の構成
を示すブロック図、第２図はその表示装置の表示用デー
タ生成回路７の構成を示す回路図、第３図はその表示装
置の液晶表示素子の電極配列構成の一部を示す模式図、
第４図はその表示装置の偶数列のデータ側電極上の絵素
の駆動を示すタイミングチャート、第５図はその表示装
置の奇数列のデータ側電極上の絵素の駆動を示すタイミ
ングチャートである。１……液晶表示素子、２……データ側液晶駆動回路、３
……走査側液晶駆動回路、４……液晶駆動分圧発生回
路、５……交流化反転信号発生回路、６……液晶表示制
御回路、７……表示データ生成回路、８……フレーム弁
別回路、12……ライン弁別回路、18a……偶数列データ
間引き回路、18b……奇数列データ間引き回路

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列した複数の絵素を、そ
の絵素の列方向に配列した複数のデータ側電極に表示デ
ータに対応する電位を与えた状態で、絵素の行方向に配
列した複数の走査側電極に順次的に選択電位を与えるこ
とによって駆動し、１フレームの表示を完了する表示装
置において、前記絵素に階調表示を行わせるための複数ビットの階調
データを各絵素に対応付けて出力する階調データ出力手
段と、フレームの開始タイミングを与えるフレーム開始信号に
基づき、複数のフレーム分の期間を１周期としてその周
期内の各フレームを弁別するフレーム弁別信号を出力す
るフレーム弁別手段と、選択電位を与える走査側電極を切り換え指定するととも
に、指定した走査側電極上に絵素の表示データに対応す
る電位をデータ側電極に与えるためのデータラッチ信号
と前記フレーム弁別信号に基づき、フレーム内の各走査
ラインを弁別するライン弁別信号を出力するライン弁別
手段と、データ間引き手段であって、このデータ間引き手段は、
前記フレーム弁別信号およびライン弁別信号が弁別する
各フレームの各走査ラインでの絵素の表示データとし
て、階調データの各ビットを、高位桁の出力回数が下位
桁の出力回数よりも大きくなるように各桁の重みに応じ
た回数だけ、前記１周期に亘って出力し、フレーム毎に
各桁を選択出力する周期的な予め定める順序を、走査ラ
インの予め定める複数の間に、走査ライン毎にずらし、
同一走査ライン上の隣り合う絵素の間ではフレーム毎に
各桁を選択する周期的な順序を、互いに異なるように選
択的に変えるデータ間引き手段とを備えることを特徴と
する表示装置。