JPH0789440B2 - 書込み禁止回路 - Google Patents
書込み禁止回路Info
- Publication number
- JPH0789440B2 JPH0789440B2 JP28819486A JP28819486A JPH0789440B2 JP H0789440 B2 JPH0789440 B2 JP H0789440B2 JP 28819486 A JP28819486 A JP 28819486A JP 28819486 A JP28819486 A JP 28819486A JP H0789440 B2 JPH0789440 B2 JP H0789440B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- terminal
- eeprom
- signal
- output enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002159 abnormal effect Effects 0.000 description 4
- 101000706243 Homo sapiens Prominin-2 Proteins 0.000 description 2
- 102100031190 Prominin-2 Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は書込み禁止回路に関し、特にTTL（トランジス
タトランジスタ論理）レベルで書込み自由なEEPROM（el
ctrically erasable programmable read only memory）
の書込み禁止回路に関する。
タトランジスタ論理）レベルで書込み自由なEEPROM（el
ctrically erasable programmable read only memory）
の書込み禁止回路に関する。
従来技術 従来、この種のEEPROMの書込み禁止回路においては、チ
ップイネーブル（CE）端子を制御することによりEEPROM
への書込みを禁止していた。
ップイネーブル（CE）端子を制御することによりEEPROM
への書込みを禁止していた。
このような従来のEEPROMの書込み禁止回路では、チップ
イネーブル端子を制御してEEPROMへの書込み禁止を行っ
ていたので、電源オン時に書込み禁止状態とすることで
EEPROMへの書込み禁止すると、同時にEEPROMの読出しも
禁止されてしまい、EEPROMの全内容を読出して行うサム
チェックやパリティチェックなどのチェックを行うこと
ができなくなってしまうため、EEPROMの正常／異常を判
断できなくなってしまうという欠点がある。
イネーブル端子を制御してEEPROMへの書込み禁止を行っ
ていたので、電源オン時に書込み禁止状態とすることで
EEPROMへの書込み禁止すると、同時にEEPROMの読出しも
禁止されてしまい、EEPROMの全内容を読出して行うサム
チェックやパリティチェックなどのチェックを行うこと
ができなくなってしまうため、EEPROMの正常／異常を判
断できなくなってしまうという欠点がある。
また、チップイネーブル端子はローレベルでイネーブル
となるのが一般的であり、電源オフ時にはチップイネー
ブル端子が必ずしもハイレベルに固定されるとは限らな
いので、EEPROMへの書込みが行われる危険があるという
欠点がある。
となるのが一般的であり、電源オフ時にはチップイネー
ブル端子が必ずしもハイレベルに固定されるとは限らな
いので、EEPROMへの書込みが行われる危険があるという
欠点がある。
一方、ライトイネーブル端子を制御することで書込み禁
止をなすことが考えられる。しかし、この方法では、電
源オン時にはライトイネーブル端子を制御することによ
ってEEPROMり読出しを禁止することなく、EEPROMへの書
込みを禁止することができるが、ライトイネーブル端子
はチップイネーブル端子と同様にローレベルでイネーブ
ルとなるのが一般的であり、電源オフ時には必ずしもハ
イレベルに固定されるとは限らないので、EEPROMへの書
込みが行われる危険があるという欠点がある。
止をなすことが考えられる。しかし、この方法では、電
源オン時にはライトイネーブル端子を制御することによ
ってEEPROMり読出しを禁止することなく、EEPROMへの書
込みを禁止することができるが、ライトイネーブル端子
はチップイネーブル端子と同様にローレベルでイネーブ
ルとなるのが一般的であり、電源オフ時には必ずしもハ
イレベルに固定されるとは限らないので、EEPROMへの書
込みが行われる危険があるという欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、電源オン時にEEPROMへの書込みを禁止し
ても、EEPROMから読出しを行ってEEPROMの正常／異常の
判断を行うことができ、電源オフ時にEEPROMを書込み禁
止状態とすることでEEPROMへの誤ったデータの書込みを
防止することができる書込み禁止回路の提供を目的とす
る。
されたもので、電源オン時にEEPROMへの書込みを禁止し
ても、EEPROMから読出しを行ってEEPROMの正常／異常の
判断を行うことができ、電源オフ時にEEPROMを書込み禁
止状態とすることでEEPROMへの誤ったデータの書込みを
防止することができる書込み禁止回路の提供を目的とす
る。
発明の構成 本発明による書込み禁止回路は、電気的にデータの書込
みと消去とが可能で、かつアウトプットイネーブル端子
に所定レベルの信号を印加することにより書込み禁止と
なるようなリードオンメモリの書込み禁止回路であっ
て、 前記データの読出し信号を入力し、アース電位の制御信
号が入力されたときに前記読出し信号を前記アウトプッ
トイネーブル端子に出力するゲートと、 一方の端子が前記アウトプットイネーブル端子に接続さ
れ、他方の端子が前記ゲートの制御信号入力端子に接続
され、書込み禁止時に前記アウトプットイネーブル端子
にアース電位の信号を与えるスイッチと、 前記スイッチの前記他方の端子がアース電位以外のとき
に前記アウトプットイネーブル端子にアース電位の信号
を与える回路とから構成されることを特徴とする。
みと消去とが可能で、かつアウトプットイネーブル端子
に所定レベルの信号を印加することにより書込み禁止と
なるようなリードオンメモリの書込み禁止回路であっ
て、 前記データの読出し信号を入力し、アース電位の制御信
号が入力されたときに前記読出し信号を前記アウトプッ
トイネーブル端子に出力するゲートと、 一方の端子が前記アウトプットイネーブル端子に接続さ
れ、他方の端子が前記ゲートの制御信号入力端子に接続
され、書込み禁止時に前記アウトプットイネーブル端子
にアース電位の信号を与えるスイッチと、 前記スイッチの前記他方の端子がアース電位以外のとき
に前記アウトプットイネーブル端子にアース電位の信号
を与える回路とから構成されることを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。図にお
いて、マイクロプロセッサ１からのアドレスバス４はEE
PROM2のアドレス端子ABに接続され、マイクロプロセッ
サ１からのデータバス５はEEPROM2のデータ端子DBに接
続されている。また、マイクロプロセッサ１から出力さ
れるライト信号６は、制御端子がアース電位に固定され
ているバッファ９を介してEEPROM2のライトイネーブル
端子▲▼に入力されている。
いて、マイクロプロセッサ１からのアドレスバス４はEE
PROM2のアドレス端子ABに接続され、マイクロプロセッ
サ１からのデータバス５はEEPROM2のデータ端子DBに接
続されている。また、マイクロプロセッサ１から出力さ
れるライト信号６は、制御端子がアース電位に固定され
ているバッファ９を介してEEPROM2のライトイネーブル
端子▲▼に入力されている。
EEPROM2のチップイネーブル端子▲▼には、マイク
ロプロセッサ１からアドレスバス４を介して出力される
アドレス信号のうち上位のアドレス信号がデコーダ３で
デコードされて入力され、このデコードされたアドレス
信号によりEEPROM2をアクセスできるような構成となっ
ている。
ロプロセッサ１からアドレスバス４を介して出力される
アドレス信号のうち上位のアドレス信号がデコーダ３で
デコードされて入力され、このデコードされたアドレス
信号によりEEPROM2をアクセスできるような構成となっ
ている。
マイクロプロセッサ１から出力されるリード信号７は、
３ステート出力のバッファ10を介してEEPROM2のアウト
プットイネーブル端子▲▼に入力される。バッファ
10は書込み禁止選択スイッチ８の書込み端子ａからの信
号により制御される。
３ステート出力のバッファ10を介してEEPROM2のアウト
プットイネーブル端子▲▼に入力される。バッファ
10は書込み禁止選択スイッチ８の書込み端子ａからの信
号により制御される。
書込み禁止選択スイッチ８の書込み端子ａと書込み禁止
端子ｂとは夫々プルアップ抵抗12,13を介して電源（＋5
V）に接続されている。書込み禁止選択スイッチ８にお
いて、書込み端子ａが選択されて書込み可能となったと
きに、書込み端子ａがアース電位に固定され、書込み禁
止端子ｂが選択されて書込み禁止となったときに、書込
み禁止端子ｂがアース電位に固定される。
端子ｂとは夫々プルアップ抵抗12,13を介して電源（＋5
V）に接続されている。書込み禁止選択スイッチ８にお
いて、書込み端子ａが選択されて書込み可能となったと
きに、書込み端子ａがアース電位に固定され、書込み禁
止端子ｂが選択されて書込み禁止となったときに、書込
み禁止端子ｂがアース電位に固定される。
書込み端子ａからの信号は、バッファ10の出力を制御す
るとともに、オープンコレクタ出力のインバータ11を介
してEEPROM2のアウトプットイネーブル端子▲▼に
入力される。また、書込み禁止端子ｂからの信号はEEPR
OM2のアウトプットイネーブル端子▲▼に入力され
る。
るとともに、オープンコレクタ出力のインバータ11を介
してEEPROM2のアウトプットイネーブル端子▲▼に
入力される。また、書込み禁止端子ｂからの信号はEEPR
OM2のアウトプットイネーブル端子▲▼に入力され
る。
この回路は電源オン時の書込み禁止状態には、アウトプ
ットイネーブル端子▲▼がアース電位に固定され、
EEPROM2は読出しが可能で、書込みが禁止の状態に固定
される。
ットイネーブル端子▲▼がアース電位に固定され、
EEPROM2は読出しが可能で、書込みが禁止の状態に固定
される。
また、書込み禁止選択スイッチ８の切替え時に書込み禁
止選択スイッチ８の接点が浮いている状態においても、
インバータ11の出力がアース電位となるため、読出し可
能で書込み禁止の状態が保持される。
止選択スイッチ８の接点が浮いている状態においても、
インバータ11の出力がアース電位となるため、読出し可
能で書込み禁止の状態が保持される。
書込み禁止選択スイッチ８が書込み可能状態になって、
バッファ10がイネーブルとなり、アウトプットイネーブ
ル端子▲▼にリード信号７が入力されるため、EEPR
OM2への書込みが可能となる。
バッファ10がイネーブルとなり、アウトプットイネーブ
ル端子▲▼にリード信号７が入力されるため、EEPR
OM2への書込みが可能となる。
さらに、書込み禁止選択スイッチ８を書込み禁止状態に
して電源をオフにすると、アウトプットイネーブル端子
▲▼がアース電位のまま電源がオフになるので、電
源オンからオフへの変動時に書込まれることはない。
して電源をオフにすると、アウトプットイネーブル端子
▲▼がアース電位のまま電源がオフになるので、電
源オンからオフへの変動時に書込まれることはない。
このように、書込み禁止選択スイッチ８で書込み禁止状
態を選択したときに、EEPROM2のアウトプットイネーブ
ル端子▲▼をアース電位に固定することにより、電
源オン時にはEEPROM2への書込みは禁止されるが、読出
しは可能とすることができ、EEPROM2への書込み禁止状
態でもEEPROM2のデータを読出して行うサムチェックや
パリティチェックなどのチェックを行うことができ、EE
PROM2の正常／異常の判断を行うことができる。また、
電源をオフにしたときにも、書込み禁止状態にしておけ
ばEEPROM2に誤ったデータが書込まれることはない。
態を選択したときに、EEPROM2のアウトプットイネーブ
ル端子▲▼をアース電位に固定することにより、電
源オン時にはEEPROM2への書込みは禁止されるが、読出
しは可能とすることができ、EEPROM2への書込み禁止状
態でもEEPROM2のデータを読出して行うサムチェックや
パリティチェックなどのチェックを行うことができ、EE
PROM2の正常／異常の判断を行うことができる。また、
電源をオフにしたときにも、書込み禁止状態にしておけ
ばEEPROM2に誤ったデータが書込まれることはない。
発明の効果 以上説明したように本発明によれば、アウトプットイネ
ーブル端子をデータの書込み時以外は常にアース電位に
固定しておくようにすることによって、電源オン時にEE
PROMへの書込みを禁止しても、EEPROMから読出しを行っ
てEEPROMの正常／異常の判断を行うことができ、電源オ
フ時にEEPROMを書込み禁止状態とすることでEEPROMへの
誤ったデータの書込みを防止することができるという効
果がある。
ーブル端子をデータの書込み時以外は常にアース電位に
固定しておくようにすることによって、電源オン時にEE
PROMへの書込みを禁止しても、EEPROMから読出しを行っ
てEEPROMの正常／異常の判断を行うことができ、電源オ
フ時にEEPROMを書込み禁止状態とすることでEEPROMへの
誤ったデータの書込みを防止することができるという効
果がある。
第１図は本発明の一実施例を示す回路図である。 主要部分の符号の説明 ２……EEPROM ３……デコーダ ７……リード信号 ８……書込み禁止選択スイッチ ９……バッファ 10……インバータ ▲▼……アウトプットイネーブル端子 ａ……書込み端子 ｂ……書込み禁止端子
Claims (1)
- 【請求項１】電気的にデータの書込みと消去とが可能
で、かつアウトプットイネーブル端子に所定レベルの信
号を印加することにより書込み禁止となるようなリード
オンリメモリの書込み禁止回路であって、 前記データの読出し信号を入力し、アース電位の制御信
号が入力されたときに前記読出し信号を前記アウトプッ
トイネーブル端子に出力するゲートと、 一方の端子が前記アウトプットイネーブル端子に接続さ
れ、他方の端子が前記ゲートの制御信号入力端子に接続
され、書込み禁止時に前記アウトプットイネーブル端子
にアース電位の信号を与えるスイッチと、 前記スイッチの前記他方の端子がアース電位以外のとき
に前記アウトプットイネーブル端子にアース電位の信号
を与える回路とから構成されることを特徴とする書込み
禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28819486A JPH0789440B2 (ja) | 1986-12-03 | 1986-12-03 | 書込み禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28819486A JPH0789440B2 (ja) | 1986-12-03 | 1986-12-03 | 書込み禁止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140495A JPS63140495A (ja) | 1988-06-13 |
| JPH0789440B2 true JPH0789440B2 (ja) | 1995-09-27 |
Family
ID=17727031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28819486A Expired - Lifetime JPH0789440B2 (ja) | 1986-12-03 | 1986-12-03 | 書込み禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789440B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727327B2 (ja) * | 2005-07-14 | 2011-07-20 | 新明和エンジニアリング株式会社 | 可動ガラリおよびこれを備えた消火対象区画の消火システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512567A (en) * | 1978-07-14 | 1980-01-29 | Hitachi Ltd | Memory protection circuit |
-
1986
- 1986-12-03 JP JP28819486A patent/JPH0789440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140495A (ja) | 1988-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |