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JPH0789578B2 - 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 - Google Patents
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JPH0789578B2 - 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 - Google Patents

自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法

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JPH0789578B2
JPH0789578B2 JP3097102A JP9710291A JPH0789578B2 JP H0789578 B2 JPH0789578 B2 JP H0789578B2 JP 3097102 A JP3097102 A JP 3097102A JP 9710291 A JP9710291 A JP 9710291A JP H0789578 B2 JPH0789578 B2 JP H0789578B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には半導体素子
に関し、具体的には集積回路を製作する、自己整合けい
素化合物化ＣＭＯＳ工法に両立する精密抵抗体を形成す
る方法に関する。
【０００２】
【従来の技術】高性能にして高速度な集積回路素子にお
いては、集積回路チップ間の信号路は、有効な伝送線路
である。チップの入力／出力回路のインピーダンスは、
信号路のインピーダンスと異なり、これにより、反射を
発生して信号を劣化する。チップ上の抵抗を信号路の抵
抗と整合するためのオンチップ抵抗体は、この信号劣化
の反射を低減する最も有効な方法である。適切に整合さ
せるため、抵抗体は、好適に、±１０％（シグマ）の許
容範囲で１０〜５０オーム範囲の選択値を有する。通常
の工法により製作されたＭＯＳ形集積回路の場合、この
抵抗と許容範囲の必要条件は、Ｎ+ 拡散により形成され
た抵抗体を使用することによりよく満足される。
【０００３】抵抗体は、必要な抵抗を付与するために、
適切な長さ、幅、及び不純物の濃度の拡散領域を使用す
ることにより、集積回路素子に形成される。従来の素子
では、抵抗体を生成する拡散領域は、ＭＯＳ形集積回路
のソース／ドレイン領域と同時に形成される。しかし、
自己整合したけい素化合物化されたソース／ドレイン領
域を使用している現在のＣＭＯＳ工法では、抵抗体は、
非常にやっかいな工程段階を別個に導入せずには、これ
までの方法によって生成することは出来ない。この工程
段階では、非常に厳密な自己整合が必要とされる。
【０００４】
【発明が解決しようとする課題】集積回路に抵抗体要素
を製作するほかの各種の方法が提案された。例えば、抵
抗体は、米国特許 4,110,776、4,209,716 、4,291,328
、あるいは4,416,049 に記載されているように、第１
レベルあるいは第２レベルの多結晶けい素層に形成され
る。または、抵抗体要素は、米国特許 4,212,083に記載
されているように、外域の酸化物の下に埋められた不純
物注入領域により形成される。しかし、これらの従来の
方法では、そのほかに工程段階が必要であるか、抵抗体
の抵抗値と許容範囲、あるいは抵抗の温度係数、あるい
はほかの特性が不十分であるので、この目的には適して
いない。
【０００５】
【課題を解決するための手段】多様な形の本発明は、抵
抗体より成る回路素子を集積回路素子の製作段階で製作
する方法にある。前記の方法は、ａ）トランジスタのゲ
ートを半導体の本体の表面にあるトランジスタ領域に形
成する段階と、ｂ）共形の酸化物の被覆を堆積する段階
と、ｃ）前記表面の抵抗体の領域をマスキングし前記ト
ランジスタ領域を露出する段階と、ｄ）前記表面を方向
性を有する手法でエッチングして、前記酸化物を前記抵
抗体領域に残し、また前記ゲートに隣接する側壁スペー
サを前記トランジスタ領域に残す段階と、ｅ）前記表面
上のけい素化合物化領域を前記抵抗体上の前記酸化物の
両側に、及び前記側壁スペーサに隣接するソース／ドレ
イン領域に同時に形成する段階とより成っている。
尚、本願明細書において「共形」とは、半導体の本体の
一面の輪郭と同じ輪郭を有することを意味する。即ち、
酸化物の被覆は半導体の本体の一面全域に渡って堆積さ
れる。
【０００６】本発明の一つの実施例により、精密抵抗体
が、トランジスタのソース／ドレイン領域と同時に生成
された拡散領域により、集積回路に形成される。ＣＭＯ
Ｓ製作工程では、Ｐチャネルトランジスタに使用されて
いるように、このＮ型抵抗体領域がＮ型ウエルに形成さ
れる。抵抗体は、マスクとして蒸着された酸化物層によ
り形成され、この酸化物層は、トランジスタ・ゲートの
側壁スペーサを形成するためにも使用される。側壁スペ
ーサは、ゲートと自己整合したソース／ドレイン領域上
に、自己整合したケイ素化合物化領域を形成する場合に
使用され、このケイ素化合物は、また抵抗体の接触面と
しても使用される。抵抗体の抵抗値は、マスクとして残
された蒸着酸化物の層の幅により定義されるが、これは
厳密な位置合せの段階を少しも必要としない。抵抗体が
生成される堆積酸化物の領域の大きさを設定するために
厳密でないマスキング段階だけを追加して、自己整合し
たけい素化合物化されたソース／ドレイン領域を有する
ＣＭＯＳ集積回路を製作する標準的工程を使用すること
が出来る。
【０００７】実施例による次の好適実施態様の説明か
ら、本発明は一層詳細に理解され、さらに付属図面に関
連して理解されるであろう。
【０００８】
【実施例】図１及び図１ａに関して、半導体チップ１０
が示されており、これには本発明により構成された精密
抵抗体１１が、Ｎチャネルトランジスタ１２とＰチャネ
ルトランジスタ１３を有するＣＭＯＳ素子に形成されて
いる。チップは、Ｐ- エピタキシャル層１５を有するＰ
+ 基板より成っており、抵抗体１１とＰチャネルトラン
ジスタ１３は、分離したＮ型ウエル１６と１７に形成さ
れている。本発明の一つの実施態様の一面より、Ｎチャ
ネルトランジスタのソースとドレインの領域１８は、Ｐ
- エピタキシャル層１５に進入された浅いＮ+ 領域を形
成している多量のＮ型不純物注入により形成され、Ｎウ
エル１６に進入される同じ多量のＮ型不純物注入が、精
密抵抗体１１のＮ型抵抗領域２０を生成するために使用
される。Ｐチャネルトランジスタ１３のソースとドレイ
ンの領域２１は、Ｎ型ウエル１７に進入されて浅いＰ+
領域を形成している多量のＰ型不純物注入により形成さ
れる。トランジスタ１２と１３のゲート２２と２３は、
薄いゲート酸化物で覆われまたソースとドレインの領域
のチャネル領域を覆っている多結晶ケイ素電極であり、
ソースとドレインの領域は、ゲートと自己整列してい
る。側壁スペーサ２４と２５は、多結晶ケイ素ゲート２
２と２３の側面に使用されて、ソースとドレインの領域
１８と２１上にケイ素化合物化した面２６と２７を形成
する場合に自己整合という特徴を付与している。けい素
化合物化された領域２８と２９がまた、多結晶けい素の
ゲート２２と２３の頭部に形成されている。本発明の一
つの実施態様の特徴により、抵抗体領域２０の頭部の酸
化物の層３０は、側壁スペーサ２４と２５と同時に形成
され、けい素化合物化領域２６、２７、２８、２９と同
時に形成された自己整合されたけい素化合物化領域３１
と３２は、抵抗体領域２０の端部と接触している。けい
素化合物化領域が形成された後、低温堆積された酸化物
層３３がウェハの全面を覆い、この酸化物層３３にエッ
チングされた導電路により、抵抗体１１の両側の接続子
３４と３５、及びトランジスタ１２と１３のソース／ド
レイン接続子３６と３７、の金属−けい素化合物の接触
が形成される。金属接続子３４〜３７は、接触領域３８
あるいは３９においてけい素化合物化領域と接触する。
精密抵抗体とＮ及びＰチャネルトランジスタ１２と１３
に使用されたこの領域は、高温（熱的）フィールド酸化
物領域４０により基板面にくっきりと輪郭が形成されて
いる。第２（あるいは第３）レベル金属被覆が、中間層
酸化物（図示せず）により第１レベル金属接触子及び相
互接続子３４〜３７から分離している。
【０００９】図２から図６に関して、図１と図１ａの素
子を製作する方法が説明されている。これらの図２から
図６は、製作工程の連続した段階にある。シリコンウェ
ハの極く小さい部分だけがこれらの図面に示されている
ことは理解され、図示されたトランジスタと抵抗体は、
各チップ内のこの種の約数十万個の構成要素を有する稠
密な回路に形成された素子の単なる例示にすぎない。個
々のユニットに分断する前の、約６ないし８インチ直径
のウェハには通常、数百個のチップが、形成されてい
る。
【００１０】酸化けい素の層４１を生成する熱的酸化の
工程段階の後に、フォトレジストのマスク４２が、図２
に示すように、Ｎチャネルトランジスタが形成される領
域に被覆される。被覆されない領域の酸化けい素を除去
するエッチング段階の後に、燐の注入が行われて、次の
高温処理段階によりけい素中に進入されるとき、図３に
示すように、Ｎ型ウエル１６と１７を形成する浅い領域
を形成する。周囲の酸化物層４０は、図３に示すよう
に、エピタキシャル層１５上の酸化物の薄い層に窒化け
い素の層４４を最初に堆積することにより形成され、次
に、ホトマスキングとエッチング段階でこの酸化物と窒
化物の層４４のパターンニングを行って、トランジスタ
と抵抗体が形成される領域のみの酸化物と窒化物を残
す。次に、ウェハは熱的酸化段階で処理されて、酸化物
と窒化物４４が除去された領域にフィールド酸化物４０
を形成する。酸化物と窒化物の層４４が剥離される。次
の段階は、一般に熱的酸化により、ゲート酸化物４５を
形成し、次に、ウェハの全面に多結晶けい素の層を堆積
することにより、ゲート２２と２３を形成し、図４と図
４ａに示すように、フォトレジスト・マスキングにより
層をパターン形成し、次に、ゲート２２と２３（及び多
結晶けい素の相互接続子）だけを残す。Ｐチャネルトラ
ンジスタ１３の領域は、フォトレジスト・マスクにより
被覆され、次に、多結晶けい素ゲート２２をＮ+ ソース
／ドレイン領域１８と２１を形成するマスクとして使用
してひ素の注入が、この時点で行われ、同時に、抵抗体
の領域２０がこの注入により形成される。フォトレジス
ト・マスクが剥離され、次に、抵抗体１１の領域とＮチ
ャネルトランジスタ１２の領域は、ほかのフォトレジス
ト・マスクにより覆われ、Ｐ+ 注入が行われて、Ｐチャ
ネルトランジスタ１３のソース／ドレイン領域２１を形
成する。次に、ウェハ面は、側壁スペーサ２４と２５の
形成に使用される低温堆積酸化物の共形被膜４６で覆わ
れる。この酸化物は、精密抵抗体１１の形状を設定する
ためにも使用され、このために、フォトレジストのマス
ク４７が、抵抗体になる領域２０に形成される。マスク
４７は、酸化物４６の上表面の全面にフォトレジストを
堆積し、次に抵抗体の大きさを設定する目的のためだけ
に作製されたマスクを通した光に露出することにより、
形成される。この方法のほかの段階は、すべて、側壁ス
ペーサと自己整列してけい素化合物のソース／ドレイン
領域を使用するＮウエルＣＭＯＳ製作工程にすでに提示
されているので、このフォトレジスト・マスクとエッチ
ング段階（及び次のマスク４７の除去）は、本発明の抵
抗体を生成するために標準的ＣＭＯＳ製作工程に追加さ
れた唯一の製作段階である。マスク４７を形成し、次に
このマスクを除去するこれらの追加段階では、抵抗体の
値はマスク４７の幅（拡散領域２０の所与の抵抗率と関
連して）により決定されるので、抵抗体の値を設定する
ウェハ面のほかの幾何学形状との、厳密な位置合せは必
要ではない。反応イオンエッチングなどの方向性（異方
性）エッチングが、マスク４７によって被覆されない面
の領域の堆積酸化物層４６をすべて除去するために使用
されるが、所定の量の酸化物だけがこの段階で除去され
るので、側壁スペーサ２４と２５が残り、図５と図５ａ
に示すように、その厚さは多結晶けい素ゲート２２と２
３の上下段差の近くに形成される。次の段階は、図６に
示すように、けい素化合物化領域２６、２７、２８、２
９、３１、３２を形成する。この段階は、最初にマスク
４７を剥離し、次にコバルトまたはほかのこの種の金属
をウェハの全表面に蒸着し、引続いてけい素が露出して
いる場所でけい素と金属との反応によりけい素化合物を
形成する熱処理を行うことにより達成される。酸化物で
被覆された領域では、金属は反応せず、その後清浄処理
により除去される。このようにして、けい素化合物が、
多結晶けい素ゲート２２と２３の頭部とトランジスタの
ソース／ドレイン領域に形成され、同様に酸化物層３０
の両側の低抵抗接触面により抵抗体１１を形成する。自
己整合したけい素化合物の面が形成された後、ウェハの
全表面は、図１に示すように、低温蒸着の酸化物３３で
被覆され、そしてフォトレジスト・マスキングとエッチ
ングの段階が行われて、接触面３８と３９のけい素化合
物化領域と接触する電導路があけられる。次に、アルミ
ニウムなどの金属被膜をまず施し、フォトレジスト・マ
スキングとエッチングを用いてこの金属層のパターンを
形成して、図１と図１ａに示すように、接続子３４、３
５、３６、３７を残すことにより、接触子と相互接続子
の金属被膜層が形成される。
【００１１】本発明のほかの実施例では、図７と図７ａ
に示すように、抵抗体の大きさを設定するために酸化物
の領域３０の形成（及び当然であるが側壁スペーサの形
成）に使用される低温堆積の酸化物層も、抵抗体の周囲
の枠状範囲４８内の所定の位置に残され、ウェハ面上の
フィールド酸化物４０の内縁をすべて被覆し、フィール
ド酸化物から離れてけい素化合物領域を間隔をおいて設
けている。この構成により、けい素化合物の真下のＮ+
拡散領域とＰ型エピタキシャル領域間の表面に沿った距
離が増大し、従って、精密抵抗体は、高い静電圧に耐え
ることが可能となる。抵抗体の回りの酸化物層の枠状範
囲４８の形を除いて、図７と図７ａの素子の製作工程
は、図１から図６の工程と同じである。
【００１２】このようにして、上述の精密抵抗体は、限
界的に厳密な位置合せを必要とする工程段階を何ら追加
することなく、標準的ＣＭＯＳ工程と両立する工程によ
り製作出来ることが理解される。形成された抵抗値の大
きさは、インピーダンス整合に必要な範囲、すなわち１
０〜５０オームの範囲にある。自己整列のけい素化合物
ソース／ドレイン領域は、ＣＭＯＳ集積回路のＮ及びＰ
チャネルトランジスタに使用されるが、けい素化合物化
領域は抵抗体に使用される必要はない。けい素化合物化
領域面は、拡散したソース／ドレイン領域より数倍も低
い面積抵抗率を有しており、従って中間値をもたらす抵
抗のように機能することが出来ない。
【００１３】本発明は、特定の実施例に関して説明され
たが、この説明は、限定された意味で解釈されるもので
はない。開示された実施例の多くの修正及び本発明のほ
かの実施例は、本説明関する技術に精通した人には明ら
かである。従って、添付の請求の範囲は、本発明の本来
の範囲にあるものとして、すべてのこの種の修正あるい
は実施例を包含するものである。
【図面の簡単な説明】
【図１】ほかの構成要素に沿って、図１ａの１−１線に
沿って切断された、本発明の一つの実施例による精密抵
抗体を有する半導体集積回路の小部分の断面図である。
図１ａは図１の素子の平面図である。
【図２】及び
【図３】及び
【図４】及び
【図５】及び
【図６】本発明の一つの実施例による精密抵抗体の中間
の製造段階における図１と図１ａの素子の断面図であ
る。図４ａ、５ａ、６ａは図４、５、６の各素子の平面
図である。
【図７】図７ａの７−７線に沿って切断された、本発明
のほかの実施例による精密抵抗体を有する半導体集積回
路の小部分の断面図である。図７ａは図７の素子の平面
図である。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 抵抗体より成る回路素子を集積回路素子
    の製造において製作する方法にして、この方法が、 （ａ）トランジスタ・ゲート（２２、２３）を半導体の
    本体（１０）の一面のトランジスタ領域内に形成し、 （ｂ）酸化物被膜（４６）を前記の面上に全面的に堆積
    し、 （ｃ）前記酸化物被覆（４６）の抵抗体領域（２０）を
    マスキング（４７）し且つ前記トランジスタ領域を露出
    し、 （ｄ）前記酸化物被覆（４６）を方向性を有してエッチ
    ングして、酸化物（４６）を前記抵抗体領域（２０）に
    残し、且つ前記ゲート（２２、２３）に隣接した部分に
    側壁スペーサ（２４、２５）として前記トランジスタ領
    域に残し、 （ｅ）けい素化合物化領域（３１、３２）を前記抵抗体
    領域（２０）上の前記酸化物（３０）の両側の前記面上
    に形成し、同時に、けい素化合物化領域（２６、２７）
    を前記側壁スペーサ（２４、２５）に隣接するソース／
    ドレイン領域（１８、２１）に形成する段階より成る前
    記の方法。
  2. 【請求項２】 前記トランジスタ・ゲートをマスクとし
    て使用して不純物を前記の面に導入し、前記トランジス
    タのソース／ドレイン領域（１８、２１）を形成しまた
    抵抗体部分を前記抵抗体領域の下に形成する段階より成
    ることを特徴とする請求項１に記載の方法。
  3. 【請求項３】 不純物を導入する前記段階が、Ｎ型とＰ
    型の不純物を導入し、これによりＮチャンネルとＰチャ
    ンネルの両方のトランジスタを形成する個々の段階より
    成ることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記抵抗体領域をマスキングする前記段
    階が前記トランジスタ領域を囲む枠状の領域をマスキン
    グすることにより成ることを特徴とする請求項１から請
    求項３のうちのいずれかに記載の方法。
  5. 【請求項５】 前記抵抗体領域がＰ型基板内のＮ型ウエ
    ルを覆っていることを特徴とする請求項１から請求項４
    のうちのいずれかに記載の方法。
  6. 【請求項６】 前記けい素化合物化領域の接触面に金属
    −半導体の接触を形成する段階より成ることを特徴とす
    る請求項１に記載の方法。
  7. 【請求項７】 集積回路素子の製造において回路素子を
    マスキングする方法にして、 （ａ）半導体の本体の面上のトランジスタ領域にトラン
    ジスタ・ゲート（２２、３２）を形成し、 （ｂ）酸化物被覆（４６）を前記の面に全面的に堆積
    し、 （ｃ）前記トランジスタ領域から間隔をあけて配置され
    た選択された範囲において前記酸化物被覆（４６）をマ
    スキング（４７）し且つ前記トランジスタ領域を露出
    し、 （ｄ）方向性を有して前記酸化物被覆（４６）をエッチ
    ングして、酸化物（３０）を前記の選択された範囲に残
    し且つ前記ゲート（２２、２３）に隣接する側壁スペー
    サ（２４、２５）として前記トランジスタ領域に残し、 （ｅ）前記選択された範囲の前記酸化物（３０）の両側
    の前記の面と、前記側壁スペーサ（２４、２５）に隣接
    するソース／ドレイン領域（１８、２１）にけい素化合
    化物領域（３１、３２）を同時に形成する段階より成る
    ことを特徴とする前記の方法。
  8. 【請求項８】 前記トランジスタ・ゲートをマスクとし
    て使用して不純物を前記の面に導入し、前記トランジス
    タのソース／ドレイン領域を形成し且つ前記の選択され
    た範囲の下に領域を形成して抵抗素子を形成する段階よ
    り成ることを特徴とする請求項７に記載の方法。
  9. 【請求項９】 不純物を導入する前記段階が、Ｎ型とＰ
    型の不純物を導入し、これによりＮチャンネルとＰチャ
    ンネルの両方のトランジスタを形成することを特徴とす
    る請求項８に記載の方法。
  10. 【請求項１０】 前記の選択された範囲をマスキングす
    る前記段階が、前記の選択された範囲を囲む枠状の領域
    をマスキングすることより成っていることを特徴とする
    請求項７に記載の方法。
  11. 【請求項１１】 前記の選択された範囲がＰ型基板内の
    Ｎ型ウエルを覆っていることを特徴とする請求項７に記
    載の方法。
JP3097102A 1990-04-27 1991-04-26 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 Expired - Lifetime JPH0789578B2 (ja)

Applications Claiming Priority (2)

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