JPH0793377B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0793377B2 JPH0793377B2 JP63011361A JP1136188A JPH0793377B2 JP H0793377 B2 JPH0793377 B2 JP H0793377B2 JP 63011361 A JP63011361 A JP 63011361A JP 1136188 A JP1136188 A JP 1136188A JP H0793377 B2 JPH0793377 B2 JP H0793377B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に１トランジスタ型
ダイナミックメモリに関する。
ダイナミックメモリに関する。
１トランジスタ型メモリはメモリセルが１個のキャパシ
タの１個のトランスファゲートで構成され、キャパシタ
内に蓄積された電荷の有無によって情報記憶を行い、読
み出しは選択されたメモリセルのトランスファゲートが
導通状態となり、データ線との電荷の授受により生じた
データ線上を微小信号（通常100〜200mVであるが）が差
動増幅器よりなるセンスアンプにより増幅されることに
より行われる。この時、メモリセルによる微小信号が現
われるデータ線と対をなすデータ線上にはメモリセルに
よる微小信号が「Ｈ」か「Ｌ」かの判定をするための基
準電位が必要で、これらデータ線対の信号がセンスアン
プに入力されるのである。この基準電位として所望の電
位を得る方法としてはいくつかの方法が用いられていた
が、その中の１つとしてデータ線と容量結合されたダミ
ーワード線の電位を変化させることにより基準電位を得
る方法があった。これは、容量素子１個だけで構成さ
れ、単純で高密度化に向いている特徴を有する。第４図
にはこの方式を用いた従来例として回路図を示し、第５
図にこの動作波形図を示す。この従来例では前サイクル
のセンスアンプの動作によって生じたデータ線対上の
「Ｈ」と「Ｌ」との中間電位にプリチャージするいわゆ
る1/2Vccプリチャージ方式を用いて説明する。データ線
D,は対をなし、センスアンプ活性化信号SAN、SAPによ
り駆動される公知のCMOS型センスアンプに入力されてい
る。データ線，にはそれぞれ１個のメモリセルキャパ
シタCSとトランスファゲートQCによって構成されたメモ
リセルが複数接続され、トランスファQCはワード線WL1,
WL2によって制御される。データ線プリチャージ信号PDL
によって制御されたＮ型MOSトランジスタQBは、データ
線対D,間に設けられ、QPはデータ線D,それぞれと1/
2Vcc電源線HVとの間に接続されている。ダミーワード線
DWL1,DWL2とデータ線D,との間には容量素子CDWが設け
られている。データ線対D,は列選択信号YSWにより制
御されるＮ型MOSトランジスタQYによってI/Oバスに接続
されている。なお第５図の信号SEは、センスアンプ活性
化トリガ信号で、SEが上昇することにより第４図に示さ
れたセンスアンプ活性化信号SAN,SAPがそれぞれ下降、
上昇し、センスアンプ駆動することになる。ダミーワー
ド線DWL1,DWL2やセンスアンプ活性化信号SAN,SAPが共用
されているデータ線対は、第４図では３対のみであるが
実際は、1024対や4096対存在することになるのが普通で
ある。
タの１個のトランスファゲートで構成され、キャパシタ
内に蓄積された電荷の有無によって情報記憶を行い、読
み出しは選択されたメモリセルのトランスファゲートが
導通状態となり、データ線との電荷の授受により生じた
データ線上を微小信号（通常100〜200mVであるが）が差
動増幅器よりなるセンスアンプにより増幅されることに
より行われる。この時、メモリセルによる微小信号が現
われるデータ線と対をなすデータ線上にはメモリセルに
よる微小信号が「Ｈ」か「Ｌ」かの判定をするための基
準電位が必要で、これらデータ線対の信号がセンスアン
プに入力されるのである。この基準電位として所望の電
位を得る方法としてはいくつかの方法が用いられていた
が、その中の１つとしてデータ線と容量結合されたダミ
ーワード線の電位を変化させることにより基準電位を得
る方法があった。これは、容量素子１個だけで構成さ
れ、単純で高密度化に向いている特徴を有する。第４図
にはこの方式を用いた従来例として回路図を示し、第５
図にこの動作波形図を示す。この従来例では前サイクル
のセンスアンプの動作によって生じたデータ線対上の
「Ｈ」と「Ｌ」との中間電位にプリチャージするいわゆ
る1/2Vccプリチャージ方式を用いて説明する。データ線
D,は対をなし、センスアンプ活性化信号SAN、SAPによ
り駆動される公知のCMOS型センスアンプに入力されてい
る。データ線，にはそれぞれ１個のメモリセルキャパ
シタCSとトランスファゲートQCによって構成されたメモ
リセルが複数接続され、トランスファQCはワード線WL1,
WL2によって制御される。データ線プリチャージ信号PDL
によって制御されたＮ型MOSトランジスタQBは、データ
線対D,間に設けられ、QPはデータ線D,それぞれと1/
2Vcc電源線HVとの間に接続されている。ダミーワード線
DWL1,DWL2とデータ線D,との間には容量素子CDWが設け
られている。データ線対D,は列選択信号YSWにより制
御されるＮ型MOSトランジスタQYによってI/Oバスに接続
されている。なお第５図の信号SEは、センスアンプ活性
化トリガ信号で、SEが上昇することにより第４図に示さ
れたセンスアンプ活性化信号SAN,SAPがそれぞれ下降、
上昇し、センスアンプ駆動することになる。ダミーワー
ド線DWL1,DWL2やセンスアンプ活性化信号SAN,SAPが共用
されているデータ線対は、第４図では３対のみであるが
実際は、1024対や4096対存在することになるのが普通で
ある。
行アドレスストローグ▲▼が下降すると、メモリ
の入力ピンに与えられた行アドレス信号が取り込まれ
（図示せず）データ線プリチャージ信号PDLが下降し、
トランジスタQP,QBが非導通状態となり、データ線D,
は前述のようなほぼ中間電位のままフローティング状態
となる。この時、ワード線WL1,WL2は「Ｌ」ダミーワー
ド線DWL1,DWL2は「Ｈ」センスアンプ活性化信号SAN,SAP
はそれぞれ「Ｈ」，「Ｌ」で列選択信号YSWは「Ｌ」で
ある。その後前述の行アドレス信号により選択された１
本のワード線たとえばWL1が上昇し、メモリセルキャパ
シタCSとデータ線との間で電荷の授受が行われ、デー
タ線上に微小信号が現われる。原理的には1/2Vccプリ
チャージ方式とはデータ線のプリチャージ電位はメモリ
セル「Ｈ」読み出し時のデータ線の電位メモリ「Ｌ」の
時の電位の中間電位となるためそのまま基準電位とみな
せるためそのままセンスアンプに入力してよいわけだが
実際はさまざまな理由で所望の基準電位はデータ線プリ
チャージ電位より少々低い電位が好ましい場合が多い。
そのためにダミーワード線DWL1を下降させ、容量素子C
DWの値を適当に与えてやることにより所望の基準電位を
データ線Ｄ上に得ることになる。その後センスアンプ活
性化トリガ信号SEが上昇し、センスアンプ活性化信号SA
N,SAPがそれぞれ下降、上昇し、データ線対D,の差電
圧が増幅され、たとえば、データ線Ｄの電位は電源電
位、データ線の電位は接地電位となる。この時メモリ
セルキャパシタCS中の電荷も読み出し前の状態にもどり
すなわちリフレッシュされたことになる。その後列アド
レスストローグ▲▼によって取り込まれた列アド
レス信号（図示せず）によって選択された列選択信号YS
W1が上昇し、データ線対D,の信号がI/Oバスに転送さ
れる。行アドレスストローグ▲▼が上昇すると列
選択信号YSW1が下降、ワード線WL1が下降し、センスア
ンプ活性化トリガ信号SEが下降、データ線プリチャージ
信号PDLが上昇し、データ線、センスアンプ活性化信号S
AN,SAPが短絡され（図示せず）センスアンプがリセット
されデータ線はほぼ中間電位にプリチャージされること
になる。
の入力ピンに与えられた行アドレス信号が取り込まれ
（図示せず）データ線プリチャージ信号PDLが下降し、
トランジスタQP,QBが非導通状態となり、データ線D,
は前述のようなほぼ中間電位のままフローティング状態
となる。この時、ワード線WL1,WL2は「Ｌ」ダミーワー
ド線DWL1,DWL2は「Ｈ」センスアンプ活性化信号SAN,SAP
はそれぞれ「Ｈ」，「Ｌ」で列選択信号YSWは「Ｌ」で
ある。その後前述の行アドレス信号により選択された１
本のワード線たとえばWL1が上昇し、メモリセルキャパ
シタCSとデータ線との間で電荷の授受が行われ、デー
タ線上に微小信号が現われる。原理的には1/2Vccプリ
チャージ方式とはデータ線のプリチャージ電位はメモリ
セル「Ｈ」読み出し時のデータ線の電位メモリ「Ｌ」の
時の電位の中間電位となるためそのまま基準電位とみな
せるためそのままセンスアンプに入力してよいわけだが
実際はさまざまな理由で所望の基準電位はデータ線プリ
チャージ電位より少々低い電位が好ましい場合が多い。
そのためにダミーワード線DWL1を下降させ、容量素子C
DWの値を適当に与えてやることにより所望の基準電位を
データ線Ｄ上に得ることになる。その後センスアンプ活
性化トリガ信号SEが上昇し、センスアンプ活性化信号SA
N,SAPがそれぞれ下降、上昇し、データ線対D,の差電
圧が増幅され、たとえば、データ線Ｄの電位は電源電
位、データ線の電位は接地電位となる。この時メモリ
セルキャパシタCS中の電荷も読み出し前の状態にもどり
すなわちリフレッシュされたことになる。その後列アド
レスストローグ▲▼によって取り込まれた列アド
レス信号（図示せず）によって選択された列選択信号YS
W1が上昇し、データ線対D,の信号がI/Oバスに転送さ
れる。行アドレスストローグ▲▼が上昇すると列
選択信号YSW1が下降、ワード線WL1が下降し、センスア
ンプ活性化トリガ信号SEが下降、データ線プリチャージ
信号PDLが上昇し、データ線、センスアンプ活性化信号S
AN,SAPが短絡され（図示せず）センスアンプがリセット
されデータ線はほぼ中間電位にプリチャージされること
になる。
また、従来ダミーワード線の構造としては、半導体基板
表面上に形成された基板とは反対導電型の不純物拡散層
と酸化シリコン膜などの絶縁膜を介して形成された多結
晶シリコン層や金属配線層との間に形成された容量素子
を用いることが一般的であった。従来例の平面図を第１
図に、また第１図中Ｘ−Ｘ′における断面図を第３図に
示す。N+不純物拡散層15と多結晶シリコン層によるダミ
ーワード線DWL1で容量素子を形成し、絶縁膜としては周
辺に配置された（図示せず）他のMOSトランジスタのゲ
ート絶縁膜と同時に形成されたものを用いている。本例
では、容量素子の電極を形成している多結晶シリコン層
がそのままデータ線D,と垂直な方向に延在し、そのま
まダミーワード線DWL1,DWL2となっている。N+不純物拡
散層領域15に接続されたN+不純物拡散層12の領域にコン
タクト開口部を介してアルミによって形成されたデータ
線と接続されている。
表面上に形成された基板とは反対導電型の不純物拡散層
と酸化シリコン膜などの絶縁膜を介して形成された多結
晶シリコン層や金属配線層との間に形成された容量素子
を用いることが一般的であった。従来例の平面図を第１
図に、また第１図中Ｘ−Ｘ′における断面図を第３図に
示す。N+不純物拡散層15と多結晶シリコン層によるダミ
ーワード線DWL1で容量素子を形成し、絶縁膜としては周
辺に配置された（図示せず）他のMOSトランジスタのゲ
ート絶縁膜と同時に形成されたものを用いている。本例
では、容量素子の電極を形成している多結晶シリコン層
がそのままデータ線D,と垂直な方向に延在し、そのま
まダミーワード線DWL1,DWL2となっている。N+不純物拡
散層領域15に接続されたN+不純物拡散層12の領域にコン
タクト開口部を介してアルミによって形成されたデータ
線と接続されている。
上述した従来のダミーワード方式は、ダミーワード線と
データ線間に容量結合を設けるものであるため結果的に
はダミーワード線を介してデータ線間に容量結合を持た
せるとことなりセンスアンプ動作時にノイズの伝達経路
となる欠点を有する。
データ線間に容量結合を設けるものであるため結果的に
はダミーワード線を介してデータ線間に容量結合を持た
せるとことなりセンスアンプ動作時にノイズの伝達経路
となる欠点を有する。
一般にセンスアンプは、レイアウト的理由や製造上の理
由などからメモリセル「Ｈ」，「Ｌ」の判定スピードは
同等ではなくさらにメモリセル「Ｈ」，「Ｌ」の時のセ
ンスアンプの入力差電圧も同等であるとは限らない。従
ってたとえば前述の説明のようにワード線WL1が選択さ
れた際にデータ線に接続されたメモリセルだけが
「Ｌ」で他のメモリセルはすべて「Ｈ」であってメモリ
セル「Ｌ」に対するセンスアンプの判定スピードが遅い
場合、データ線対D,の電位差が十分大きくなる前に他
のデータ線対の差電位がセンスアンプによって増幅さ
れ、ダミーワード線のDWL1に接続された容量素子の中で
データ線Ｄに接続されたもの以外の対極は急激に下降
し、従ってダミーワードDWL1は容量結合により下降する
が、その結果まだ十分差電圧を増幅していないデータ線
Ｄの電位は上昇するはずのところが、引き下げられノイ
ズを受ける。またダミーワード線DWL2はちょうどこの逆
で上昇し、データ線の電位を上昇させノイズを与える
こととなる。これらのノイズ電圧は、センスアンプの誤
動作を招き、歩留りを低下させるのみならず動作マージ
ンのデータパターン依存性のため検査測定時間の増大を
生じ問題となる。この問題は、メモリの記憶容量の増大
に伴いダミーワード線を共有するデータ線対の増大、ダ
ミーワード線の配線抵抗の増大によりさらに重大な問題
となっている。
由などからメモリセル「Ｈ」，「Ｌ」の判定スピードは
同等ではなくさらにメモリセル「Ｈ」，「Ｌ」の時のセ
ンスアンプの入力差電圧も同等であるとは限らない。従
ってたとえば前述の説明のようにワード線WL1が選択さ
れた際にデータ線に接続されたメモリセルだけが
「Ｌ」で他のメモリセルはすべて「Ｈ」であってメモリ
セル「Ｌ」に対するセンスアンプの判定スピードが遅い
場合、データ線対D,の電位差が十分大きくなる前に他
のデータ線対の差電位がセンスアンプによって増幅さ
れ、ダミーワード線のDWL1に接続された容量素子の中で
データ線Ｄに接続されたもの以外の対極は急激に下降
し、従ってダミーワードDWL1は容量結合により下降する
が、その結果まだ十分差電圧を増幅していないデータ線
Ｄの電位は上昇するはずのところが、引き下げられノイ
ズを受ける。またダミーワード線DWL2はちょうどこの逆
で上昇し、データ線の電位を上昇させノイズを与える
こととなる。これらのノイズ電圧は、センスアンプの誤
動作を招き、歩留りを低下させるのみならず動作マージ
ンのデータパターン依存性のため検査測定時間の増大を
生じ問題となる。この問題は、メモリの記憶容量の増大
に伴いダミーワード線を共有するデータ線対の増大、ダ
ミーワード線の配線抵抗の増大によりさらに重大な問題
となっている。
本発明の半導体メモリは、複数のメモリセルが接続され
た第１のデータ線群と第２のデータ線群とがそれぞれ対
をなし、この第１のデータ線群に属するそれぞれのデー
タ線と第１の容量素子によって結合した第１のダミーワ
ード線と、第２のデータ線群に属するそれぞれのデータ
線と第２の容量素子によって結合した第２のダミーワー
ド線とを有する半導体メモリにおいて、第１、第２の容
量素子がエンハンスメント型のMOSキャパシタによって
構成され、ゲート電極が第１、第２のダミーワード線に
接続され、このMOSキャパシタに隣接した半導体基板表
面領域に形成された基板とは反対導電型の不純物拡散層
がデータ線に接続された特徴を有している。
た第１のデータ線群と第２のデータ線群とがそれぞれ対
をなし、この第１のデータ線群に属するそれぞれのデー
タ線と第１の容量素子によって結合した第１のダミーワ
ード線と、第２のデータ線群に属するそれぞれのデータ
線と第２の容量素子によって結合した第２のダミーワー
ド線とを有する半導体メモリにおいて、第１、第２の容
量素子がエンハンスメント型のMOSキャパシタによって
構成され、ゲート電極が第１、第２のダミーワード線に
接続され、このMOSキャパシタに隣接した半導体基板表
面領域に形成された基板とは反対導電型の不純物拡散層
がデータ線に接続された特徴を有している。
次に、本発明について図面を参照して説明する。平面図
としては、従来例と同一で第１図に示すとおりである
が、第１図中のＸ−Ｘ′の断面図は第２図に示す。回路
の動作自体は第５図の波形図と全く同一であり、従来例
で説明したとおりである。従来例と異なる点は、ダミー
ワード線DWL1とデータ線との間の容量素子はエンハン
スメント型のMOSキャパシタである点で、データ線に接
続されるべき容量素子の一電極は、ダミーワードの電位
により形成された半導体基板表面の反転層13である。本
実施例の場合、ゲート絶縁膜14、ダミーワード線DWL1は
周辺のMOSトランジスタ（図示せず）と同時に形成で
き、N+不純物拡散層11,12も、周辺MOSトランジスタのソ
ース・ドレイン形成時に全く同時に形成すればよく反転
層を形成できるダミーワード電位の制御（チャネル領域
に対するイオン注入など）も全く同様である。たとえば
電源電圧が5Vで、スタンバイ状態でデータ線D,の電位
は2.5Vであり、センスアンプのリファレンス電位として
は2.4Vが必要であるとすると、データ線の浮遊容量を20
0fF、反転層13を形成する電圧（しきい値）は1.0Vであ
ったとすると、容量素子１つの容量値は13fF程度とな
る。
としては、従来例と同一で第１図に示すとおりである
が、第１図中のＸ−Ｘ′の断面図は第２図に示す。回路
の動作自体は第５図の波形図と全く同一であり、従来例
で説明したとおりである。従来例と異なる点は、ダミー
ワード線DWL1とデータ線との間の容量素子はエンハン
スメント型のMOSキャパシタである点で、データ線に接
続されるべき容量素子の一電極は、ダミーワードの電位
により形成された半導体基板表面の反転層13である。本
実施例の場合、ゲート絶縁膜14、ダミーワード線DWL1は
周辺のMOSトランジスタ（図示せず）と同時に形成で
き、N+不純物拡散層11,12も、周辺MOSトランジスタのソ
ース・ドレイン形成時に全く同時に形成すればよく反転
層を形成できるダミーワード電位の制御（チャネル領域
に対するイオン注入など）も全く同様である。たとえば
電源電圧が5Vで、スタンバイ状態でデータ線D,の電位
は2.5Vであり、センスアンプのリファレンス電位として
は2.4Vが必要であるとすると、データ線の浮遊容量を20
0fF、反転層13を形成する電圧（しきい値）は1.0Vであ
ったとすると、容量素子１つの容量値は13fF程度とな
る。
まずスタンバイ状態では、データ線D,は2.5V、ダミー
ワード線DWL1,DWL2は5Vの状態でダミーワード線下に
は、反転層13が形成されており、この反転層はN+不純物
拡散層12を介してデータ線に接続されているためにこ
の状態では、ダミーワード線DWL1と、データ線とは容
量素子結合がなされている。その後ダミーワード線DWL1
が下降し、3.4V付近に達した際に、反転層13は消えダミ
ーワード線DWL1とデータ線間容量はダミーワード線とデ
ータ線との厚い層間膜を介して存在している容量とN+
不純物拡散層12とダミーワード線DWL1間の容量の和とな
るが、これらは反転層13とダミーワード線DWL1間の容量
の20％以下におさえることが可能である。しかもダミー
ワード線DWL1とデータ線との厚い層間膜を介して存在
している容量は、データ線と対をなしているデータ線
Ｄとダミーワード線DWL1との間にも同様に存在している
ため従来例の問題点として説明したようなノイズの伝達
に対しては寄与しない。なぜならば、ダミーワード線DW
L1の変動は、データ線D,同様に伝達するためセンスア
ンプの入力差電圧に全く変りがないためである。反転層
13が消えた時点でデータ線の電位は所望の値2.4V付近
になっており、その後ダミーワード線DWL1がさらに下降
し、0Vになってもダミーワード線DWLとデータ線の結
合容量が小さくなっているためデータ線のレベルの変
化は非常に小さい。この後、従来例同様データ線Ｄ上に
選択メモリセルの情報を読み出し、センスアンプを駆動
することになる。以下従来例の動作と同様である。
ワード線DWL1,DWL2は5Vの状態でダミーワード線下に
は、反転層13が形成されており、この反転層はN+不純物
拡散層12を介してデータ線に接続されているためにこ
の状態では、ダミーワード線DWL1と、データ線とは容
量素子結合がなされている。その後ダミーワード線DWL1
が下降し、3.4V付近に達した際に、反転層13は消えダミ
ーワード線DWL1とデータ線間容量はダミーワード線とデ
ータ線との厚い層間膜を介して存在している容量とN+
不純物拡散層12とダミーワード線DWL1間の容量の和とな
るが、これらは反転層13とダミーワード線DWL1間の容量
の20％以下におさえることが可能である。しかもダミー
ワード線DWL1とデータ線との厚い層間膜を介して存在
している容量は、データ線と対をなしているデータ線
Ｄとダミーワード線DWL1との間にも同様に存在している
ため従来例の問題点として説明したようなノイズの伝達
に対しては寄与しない。なぜならば、ダミーワード線DW
L1の変動は、データ線D,同様に伝達するためセンスア
ンプの入力差電圧に全く変りがないためである。反転層
13が消えた時点でデータ線の電位は所望の値2.4V付近
になっており、その後ダミーワード線DWL1がさらに下降
し、0Vになってもダミーワード線DWLとデータ線の結
合容量が小さくなっているためデータ線のレベルの変
化は非常に小さい。この後、従来例同様データ線Ｄ上に
選択メモリセルの情報を読み出し、センスアンプを駆動
することになる。以下従来例の動作と同様である。
以上説明したように本発明は、ダミーワード線とデータ
線との間の結合容量素子としてエンハンスメント型MOS
キャパシタを用いることにより、データ線の電位を補正
する際には容量素子として機能し、補正後は反転層が消
滅することにより、センスアンプ活性化の際のデータ線
とダミーワード線間の結合容量値が減少し、かつ、この
残った容量成分の大部分はデータ線対共通の成分であ
り、センスアンプ入力差電圧に対してノイズとはなり得
ないため、センス時のノイズによる誤動作、歩留りの低
下を減少させることができる。
線との間の結合容量素子としてエンハンスメント型MOS
キャパシタを用いることにより、データ線の電位を補正
する際には容量素子として機能し、補正後は反転層が消
滅することにより、センスアンプ活性化の際のデータ線
とダミーワード線間の結合容量値が減少し、かつ、この
残った容量成分の大部分はデータ線対共通の成分であ
り、センスアンプ入力差電圧に対してノイズとはなり得
ないため、センス時のノイズによる誤動作、歩留りの低
下を減少させることができる。
また他の効果としてデータ線の電位の補正の精度の向上
が挙げられる。すなわち、実施例の項で述べたようにエ
ンハンスメント型のMOSキャパシタを用いた場合容量値
は13fF程度で所望の補正値が得られるのに対し、従来例
では、ダミーワード線の電位振幅5Vの場合ダミーワード
線とデータ線との結合容量が本発明の実施例のように途
中で消滅するということがないため計算上容量値は4fF
と非常に小さい値を実現しなければならない。この場
合、第３図においてダミーワード線DWL1とN+不純物拡散
層15との容量素子を形成している領域の面積が小さくな
り、実際はダミーワード線DWL1の側面とN+不純物拡散層
11,12との容量成分の占める割合が大きくなってくるた
め製造上のばらつきの影響などのため精度がおちるとい
う問題点があったのに対し、本発明によれば比較的大き
な容量値が使えるために精度の向上をはかることができ
る。
が挙げられる。すなわち、実施例の項で述べたようにエ
ンハンスメント型のMOSキャパシタを用いた場合容量値
は13fF程度で所望の補正値が得られるのに対し、従来例
では、ダミーワード線の電位振幅5Vの場合ダミーワード
線とデータ線との結合容量が本発明の実施例のように途
中で消滅するということがないため計算上容量値は4fF
と非常に小さい値を実現しなければならない。この場
合、第３図においてダミーワード線DWL1とN+不純物拡散
層15との容量素子を形成している領域の面積が小さくな
り、実際はダミーワード線DWL1の側面とN+不純物拡散層
11,12との容量成分の占める割合が大きくなってくるた
め製造上のばらつきの影響などのため精度がおちるとい
う問題点があったのに対し、本発明によれば比較的大き
な容量値が使えるために精度の向上をはかることができ
る。
第１図は、ダミーワード線に属する容量素子付近の平面
図、第２図は、本発明の実施例の容量素子部断面図（第
１図Ｘ−Ｘ′）、第３図は、従来例の容量素子部断面
図、第４図，第５図は、回路動作を説明するための回路
図と波形図をそれぞれ示す。 第１図において、実線はフィールド領域とコンタクト開
口部、一転鎖線は多結晶シリコンによるダミーワード
線、一点鎖線はアルミによるデータ線を示す。21はＰ型
半導体基板、22はP+チャネルストッパ、31はフィールド
酸化膜、32はカバー膜、11,12,15はN+不純物拡散層、13
は反転層、14はゲート絶縁膜、▲▼は行アドレス
ストローグ信号、WL1,WL2はワード線、DWL1,DWL2はダミ
ーワード線、SE,SAN,SAPはセンスアンプ活性化信号、D,
はデータ線、PDLはデータ線プリチャージ信号、YSW,Y
SW′は列選択信号、QP,QBはデータ線プリチャージバラ
ンストランジスタ、CSはメモリセル容量素子、QCはメモ
リセルトランスファトランジスタ、CDWはダミーワード
容量素子、QYは列選択トランジスタをそれぞれ示す。
図、第２図は、本発明の実施例の容量素子部断面図（第
１図Ｘ−Ｘ′）、第３図は、従来例の容量素子部断面
図、第４図，第５図は、回路動作を説明するための回路
図と波形図をそれぞれ示す。 第１図において、実線はフィールド領域とコンタクト開
口部、一転鎖線は多結晶シリコンによるダミーワード
線、一点鎖線はアルミによるデータ線を示す。21はＰ型
半導体基板、22はP+チャネルストッパ、31はフィールド
酸化膜、32はカバー膜、11,12,15はN+不純物拡散層、13
は反転層、14はゲート絶縁膜、▲▼は行アドレス
ストローグ信号、WL1,WL2はワード線、DWL1,DWL2はダミ
ーワード線、SE,SAN,SAPはセンスアンプ活性化信号、D,
はデータ線、PDLはデータ線プリチャージ信号、YSW,Y
SW′は列選択信号、QP,QBはデータ線プリチャージバラ
ンストランジスタ、CSはメモリセル容量素子、QCはメモ
リセルトランスファトランジスタ、CDWはダミーワード
容量素子、QYは列選択トランジスタをそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５２ Ｅ
Claims (1)
- 【請求項１】複数のメモリセルが接続された第１のデー
タ線群と第２のデータ線群とがそれぞれ対をなし、該１
のデータ線群に属するそれぞれのデータ線と第１の容量
素子によって結合した第１のダミーワード線と、前記第
２のデータ線群に属するそれぞれのデータ線と第２の容
量素子によって結合した第２のダミーワード線とを有
し、プリチャージ動作時には前記第１及び第２のダミー
ワード線はいずれもハイレベルとなり、その後に入力さ
れた行アドレスに応じて前記データ線対のうち読み出し
動作時に基準電位側となる前記第１のデータ線群又は前
記第２のデータ線群に接続された前記第１のダミーワー
ド線又は前記第２のダミーワード線のいずれか一方の電
位が降下する半導体メモリにおいて、前記第１、第２の
容量素子はエンハンスメント型のMOSキャパシタによっ
て構成され、該MOSキャパシタのゲート電極が前記第１
あるいは、第２のダミーワードに接続され、前記MOSキ
ャパシタに隣接する半導体基板表面領域に形成された基
板の導電型とは逆導電型の不純物拡散層が前記第１、第
２のデータ線に接続されたことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011361A JPH0793377B2 (ja) | 1988-01-19 | 1988-01-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011361A JPH0793377B2 (ja) | 1988-01-19 | 1988-01-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184948A JPH01184948A (ja) | 1989-07-24 |
| JPH0793377B2 true JPH0793377B2 (ja) | 1995-10-09 |
Family
ID=11775886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011361A Expired - Lifetime JPH0793377B2 (ja) | 1988-01-19 | 1988-01-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793377B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817552B2 (ja) * | 1992-01-30 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111879A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor storage device |
| JPS63104465A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-01-19 JP JP63011361A patent/JPH0793377B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01184948A (ja) | 1989-07-24 |
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