JPH0793440B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関するものである。

【０００２】

【従来の技術】従来アクティブマトリックスを用いたデ
ィスプレイパネルはダイナミック方式に比しそのマトリ
ックスサイズを非常に大きくでき、大型かつドット数の
大きなパネルを実現可能な方式として注目を浴びてい
る。特に液晶のような受光形素子ではダイナミック方式
での駆動デューティは限界がありテレビ表示等にはアク
ティブマトリックスの応用が考えられている。

【０００３】図１は、従来のアクティブマトリックスの
１セルを示している。アドレス線Ｘがトランジスタ２の
ゲートに入力されており、トランジスタをＯＮさせてデ
ータ線Ｙの信号を保持用コンデンサ３に電荷として蓄積
させる。再びデータを書き込むまで、このコンデンサ３
により保持され、同時に液晶４を駆動する。ここでＶＣ
は共通電極信号である。液晶のリークは非常に少ないの
で、短時間の電荷の保持には十分である。このトランジ
スタとコンデンサ３の製造は通常のＩＣのプロセスと全
く同じである。

【０００４】図２は図１のセルをシリコンゲートプロセ
スにより作成した例である。石英等の６００Ｃ以上の融
点を有する透明基板上にトランジスタ１０とコンデンサ
１２が構成される。アドレス線Ｘとコンデンサの上電極
１１は１０００℃程度の処理温度で形成された多結晶シ
リコン（ポリシリコン）で、又データ線Ｙと液晶駆動電
極１３はＡｌでできており、コンタクトホール７，８，
９により、基板とＡ１、ポリシリコンとＡ１が夫々接続
される。

【０００５】

【発明が解決しようとする課題】通常のＩＣプロセスに
従ったマトリックス基板は次の大きな欠点をもつ。

【０００６】マトリックス基板の製造プロセスがＩＣと
同一のため、プロセス中に１０００℃程度の熱処理を行
う工程が含まれ、これら高温プロセスにより、素子材料
や基板の材料が制限される。特にディスプレイが大型化
した場合、ゲート剤に抵抵抗な金属材料を用いること
や、基板に安価なガラスを用いることが必須となるが、
現行の高温プロセスでは難しい。

【０００７】

【課題を解決するための手段】本発明は、基板上に形成
された薄膜トランジスタの製造方法において、該薄膜ト
ランジスタのシリコン薄膜層のチャネル領域及びソース
・ドレイン領域形成後にレーザビームまたは電子ビーム
を照射する工程を有し、かつ、該レーザービームまたは
電子ビームを照射する工程を除く該薄膜トランジスタの
製造工程における処理温度は６００℃以下であることを
特徴とする。

【０００８】

【実施例】本発明の構成はシリコン薄膜をチャネルとす
る薄膜トランジスタを構成するものであって以下具体例
にそって説明する。

【０００９】図３は、本発明に用いるマトリックスセル
の一例を示すものであり、図１とは、容量１８を含むＧ
ＮＤ配線が新たに設けられている点で異なっているが、
基本的なデータの書込、保持は同じである。この場合の
ＧＮＤ電位は一定のバイアス電圧を意味しバイアスレベ
ル、又は信号レベルは問わない。又表示データの入力を
データ線Ｙがサンプル−ホールドする容量として、デー
タ線ＹとＧＮＤラインの間の容量２１、又はデータ線Ｙ
とアドレス線Ｘの交叉する部分の寄生容量２２を利用す
る。

【００１０】本発明における容量１８はある一定の期間
そのセル部分の表示データを保持するのに用いられ、例
えばテレビ画像の場合約１６ｍｓｅｃである。シリコン
薄膜トランジスタのリーク電流が１０Ｖで１００ＰＡ以
下ならば、この保持用コンデンサの容量は、０．５ＰＦ
〜１ＰＦ必要となる。

【００１１】液晶体の比誘電率の高いもの、特に１０以
上のもので、液晶体の厚みを１０μｍ以下にすると、液
晶体を誘電体とする容量が０．５ＰＦ以上となり、電荷
保持用コンデンサがいらなくなる。すると図３における
ＧＮＤラインと容量１８は省略でき、実効的な液晶駆動
面積が増加し、コントラストが改善できると共に、余分
な素子がなくなり歩留向上につながる。この時データ線
Ｙのサンプルホールド容量はデータ線とアドレス線の交
叉する部分の寄生容量２２が主となる。

【００１２】（実施例１） 図４（ａ）、（ｂ）に本発明の第１の実施例のセルの構
造を示す。透明基板３３上にトランジスタのソース・ド
レイン・チャネルを形成する第１層目のシリコン薄膜２
８とトランジスタのゲートとなるゲート線をなす第２層
目のシリコン薄膜もしくはそれと同等の配線層２６とＧ
ＮＤライン２７、更に透明低抵抗材料、例えばＳｎＯ_２
の如くネサ膜、厚さ数１００Å以下の金層等よりなるデ
ータ線２５と液晶駆動電極３１、及び層間の導通をとる
コンタクトホール２９が形成されている。又ＧＮＤライ
ン２７と液晶駆動電極の重なった部分が電荷保持用コン
デンサ（図３−１８）となる。トランジスタのソース・
ドレイン３４、３５にはＮ^＋拡散（Ｐチャネルなら
Ｐ^＋）がなされゲート電極３８に下にはチャネル３０が
ゲート絶縁膜３６を介して存在し、又ゲート電極周囲に
は更に酸化膜等の絶縁膜３７が形成されている。

【００１３】図４に示した第１の構造の特徴は、まず、
トランジスタのゲート絶縁膜は第１層目のシリコン薄膜
を酸化又はシリコン薄膜上に形成することにより、ゲー
トセルファラインになり、単結晶のバルクシリコン素子
に対して移動度の低下と、スピードの劣化分とを寄生容
量をセルファライン化して低減することにより、スピー
ドの劣化を防止することができることである。

【００１４】もう１つは、電荷保持用の容量（図３−１
８）データ線のサンプルーホールド用の容量（図３−２
１，２２）を形成する容量の誘電体膜として、第２層目
のシリコン薄膜の酸化膜又は、薄膜上の絶縁膜を用いる
ことにある。

【００１５】従来のバルクシリコンタイプでは、トラン
ジスタのゲート絶縁膜及び電荷保持用の容量は、全てバ
ルクシリコンの熱酸化膜を用いていたが、不純物のドー
ピングが図５（ｂ）に示すゲートセルアライン方式の場
合は、容量の一電極をなす第２層目のシリコン薄膜の下
は、高濃度不純物が入らず、このままでは容量として不
安定となり使用がむずかしいので、使用するにはバルク
シリコンの如く、容量の下電極のみに高濃度不純物をド
ープする余分な工程が必要になる。従って図４の如く、
保持用の容量を形成する誘電体膜を第２層目のシリコン
薄膜上に形成することにより、工程の簡略化及び、容量
の安定化が可能となる。

【００１６】図５に図４に示すアクティブマトリックス
セルの製造プロセスを示す。本発明の低温プロセスでは
透明基板としてガラスもしくはパイレックスやコーニン
グのような高融点ガラスを用い、６００℃以下の処理工
程であって、基板自体が安価であることが特徴である。

【００１７】低温プロセスでは、まず基板３３上にシリ
コン薄膜をプラズマＣＶＤ法や減圧ＣＶＤ法等のＣＶＡ
法、スパッタ法等により形成し、必要な形状にフォトエ
ッチングする。その後Ｏ_２プラズマ雰囲気中で表面酸化
する。実際にはＣＶＤ法で同等の絶縁膜をデポジットし
てもよい。その結果シリコン薄膜４０上にゲート絶縁膜
となる酸化膜４１が形成される（図５（ａ））。その後
第２層目のシリコン薄膜を第１層目のシリコン薄膜と同
様の方法でデポジットしフォトエッチング後、更に第２
層目のシリコン薄膜４５をマスクにして酸化膜４１をエ
ッチングして、ゲート絶縁膜４１を形成すると同時に拡
散の窓開けを行ない、イオン打込みにより拡散を行なう
とソース、ドレイン４２，４３が形成される（図５
（ｂ））。

【００１８】更にこの後に再度Ｏ_２雰囲気でプラズマ処
理し、表面にプラズマ酸化膜４６を形成し、４００℃〜
６００℃でアニールを行なう（図５（ｃ））。

【００１９】このプロセスの特徴はシリコン薄膜をプラ
ズマ処理により直接酸化を行なうことにあり、ＣＶＤ法
の酸化膜に対して、トランジスタのゲート絶縁膜、コン
デンサ用の誘電体膜としては、移動度が改善され又信頼
性が向上する。

【００２０】図５（ｃ）以降の工程は次の通りである。
配線部と第１層目、第２層目とのコンタンクトをとるた
めのコンタクトホールを開けて配線と透明駆動電極を兼
ねた材料、ネサ膜、厚さ数１００Å以下の金属等をスパ
ッタ又は蒸着によりつけて、フォトエッチングする。又
ネサ膜等シリコン薄膜に直接コンタクトがむずかしい場
合はＡｕ，Ｎｉ−Ｃｒ等のコンタクト専用材料をコンタ
クト部に付加する。

【００２１】以上の方式により形成されるトランジスタ
は以上に述べた処理のみでは移動度が低いので、以下に
述べるような工夫を要する。

【００２２】図６の（Ａ）は、第１層目のシリコン薄膜
を、デポジション温度を変えて減圧ＣＶＤ装置で形成し
たトランジスタの１０Ｖにおける移動度を表わしてい
る。デポジション温度が６００℃以下になると移動度が
急激に改善されることを実験により見出した。従って、
まず、第１の工夫点として、移動度を改善し応答を確実
にするためには減圧ＣＶＤ装置により６００℃以下で第
１層目のシリコン薄膜を形成するとよい。

【００２３】図７は、トランジスタの１０ＶにおけるＯ
ＦＦリーク電流Ｉ _Ｃ を第１層目のシリコン薄膜の膜厚ｔ
_ｓｉ を変えてプロットしたものである。発明者は実験に
より、３７００Å以下の膜厚で、使用に問題ないリーク
電流５００ＰＡ以下になることがわかった。

【００２４】次に、第２の工夫点として、レーザや電子
ビームにより基板に影響を与えないよう局部的に第１層
目のシリコン薄膜を高温アニールすることが考えられ
る。

【００２５】図６の（Ｂ）は、前述の（Ａ）と同様に形
成したシリコン薄膜に、更にパルス当り０．１２ｍＪの
Ｑスイッチによるレーザビームを照明して得られたトラ
ンジスタの移動度であり、更に改善されていることがわ
かる。このことから、レーザビーム、電子ビーム等によ
る局部アニールは、特に有効であることがわかる。

【００２６】（実施例２） 図８に本発明の第２の実施例のセルの構造を示す。
（ａ）は平面図であってアドレス線５１はデータ線５０
をソース、駆動電極及びコンデンサの電極５２をドレイ
ンとするトランジスタのチャネル５４のゲートになって
いる。又ＧＮＤライン５３はアドレス線５１と同時に構
成され電極５２との間に容量を構成している。

【００２７】図８（ｂ）は、（ａ）のＡＢ線での断面を
示すものであり、製造プロセスの一例を説明すると、ガ
ラス基板５７上にシリコン層を約３０００Å成長させ
る。但し場合によっては密着性をよくするため、薄いＳ
ｉＯ_２を基板表面にあらかじめ形成することもある。更
にフォトエッチングによりゲート５１とＧＮＤライン５
３を形成した後に、約１５００ÅのＳｉＯ_２膜５５をゲ
ート絶縁膜及びコンデンサの誘電体膜として成長させ
る。その後２層目のシリコン層を形成し、フォトエッチ
ングによりパターンを形成後、レジストマスクによりチ
ャネル部５４以外にＰイオンを打ち込んでソースドレイ
ン電極及びデータ線の配線部、コンデンサの電極を兼ね
た液晶の駆動電極を形成する。

【００２８】このままではトランジスタの性能（シキイ
値、コンダクタンス）が不十分であるので、特にチャネ
ル部５４に局部的、又は基板全体に均一に、レーザーを
照射しシリコン層を短時間のうちに溶接、凝固させてグ
レインを成長することによって、性能の改良を行なう。
これはいわゆるレーザアニールと言われているものであ
る。

【００２９】この構造の特徴は、図４とは逆にトランジ
スタのゲートを第１層目のシリコン薄膜、チャネルを第
２層目のシリコン薄膜を用いていることにあり、この結
果両方のシリコン薄膜に任意に高濃度拡散が可能とな
り、第１層目のシリコン薄膜を酸化して得られるゲート
酸化膜、又は第１層目のシリコン膜上のゲート絶縁膜
を、電荷保持用の容量を形成する誘電体膜が使用でき、
酸化膜を形成する工程が一工程で良いことである。

【００３０】もう一つの特徴は、図４の如くに配線材料
を新たに設けなくても、第１層目のシリコン膜がアドレ
ス線とＧＮＤライン、第２層目のシリコン膜がデータ線
配線となり、図４の構成例に対し配線材料をデポジショ
ンし、フォトエッチングする工程が省略でき、更に工程
が簡単になる。又この方式は、液晶の透明駆動電極とし
てシリコン膜を用いるもので、シリコン膜も３０００Å
以下になると十分透明に近いことから、効果が大きい。

【００３１】（実施例３） 図９は、本発明の第３の実施例のセルの構造として、通
常のガラス基板上にセルを低温プロセスにより構成した
ものを示す。ガラス基板７０上にスパッタ又はプラズマ
ＣＶＤ法等の低温での膜生成法によりシリコン膜を作成
し、全面にＰイオン又はＢイオンを打込む。次にフォト
エッチングによりゲート７３とコンデンサ電極７２を形
成する。更に絶縁膜７４を形成する。これもやはり低温
成長によるＳｉＯ_２等を用いる。更にトランジスタのソ
ースドレイン、コンデンサと駆動電極を兼ねるための２
層目のシリコン膜７５をやはり低温で形成する。このポ
リシリコンは全くドープしないか、又はシキイ値をエン
ハンスメントにするだけに十分な量のＢイオンを打込
む。その後レーザビームを局部的又は全体に照射しアニ
ールをする。

【００３２】レーザビームの一部は、１層目のシリコン
に吸収されるが、ガラス基板７０は透過する。従って１
層目のシリコン中にイオン打込みされた不純物の活性
化、２層目のポリシリコンのグレインの成長（特にチャ
ネル部７８）が行なわれるべく適当なビームエネルギ
ー、適当な時間（パルスレーザであればパルス間隔、Ｃ
Ｗレーザでは走査スピードに依存）で処理すると、ガラ
ス基板には影響が殆んどない範囲でアニールが可能であ
る。この方式の特徴はレーザアニールにより、従来の熱
アニールに対しガラス基板に与える影響を非常に少なく
できるのでコストの安いガラスを用いることができるこ
と、レーザのアニールは不純物の活性化と共に、チャネ
ル部のシリコン膜のグレインを成長させて、トランジス
タの特性（特に移動度）を改良することが同時にできる
ことにある。

【００３３】その後Ａｌをつけてフォトエッチングして
ソースドレイン電極７６，７７を形成する。Ａｌとシリ
コンはこのままではコンタクトがとれにくいのでこの後
多少熱処理をするか、弱いレーザービームを照射すれば
よい。

【００３４】図１０は本発明のマトリックス基板を用い
た液晶ディスプレイ装置の一例を示す。透明駆動電極６
７をのせた透明基板６５とネサ膜よりなる共通電極６９
をのせたガラス６６に液晶体６８をはさむ。更に偏光板
６２，６３でサンドイッチした後下側に反射板６４をつ
ける。こうすると上から入射した光は電極６７をほとん
ど透過し反射板６４で反射し、人体の目に感知される。

【００３５】本発明の製造方法により構成されるトラン
ジスタは、アクティブマトリックス用の外部駆動回路、
即ちシフトレジスタやサンプルホールド回路を同一基板
内に作り込むことを可能にする。

【００３６】図１１は、本発明の製造方法により構成さ
れるトランジスタを用いた液晶装置のゲート線側の駆動
回路の一例である。シフトレジスタセル８０は４つのト
ランジスタ８１〜８４と１つのブートストラップ容量８
５より構成される。クロックはφ_１とφ_２の相でありス
タートパルスＳＰ入力により”１”電位が順次クロック
に同期して転送してゆく。各シフトレジスタの出力Ｄ_１
〜Ｄ _ｍ がゲート線に入カされて、この結果図１２に示す
如く、順次各ゲート線を選択してゆく。シフトレジスタ
入力には入力トランスファゲートトランジスタ８１を用
いて、Ｔ_１〜Ｔ _ｎ に一旦蓄えてからブートストラップ容
量により、Ｄ_１〜Ｄ _ｍ に”１”を書き込む。もしこのト
ランスファーゲートを用いないと、Ｄ_１とＴ_２とＴ_３…
…と短絡され、ブートストスラップ容量をゲート線容量
Ｃ _Ｇ１ よりずっと大きくする必要があり、パターンが大
きくなって、歩留りを低下させる。又Ｄ_１〜Ｄ _ｍ に書き
込まれた”１”を０”に放電するためにはトランジスタ
８４にＴ_３を接続するのみでよいが、このシフトレジス
タが低周波で動作する場合、わずかのリークに対しても
動作不良となるので、歩留りを向上させ、動作を安定化
させるために電位固定トランジスタ８３を追加して、ク
ロックの半周期毎に”０”レベルにリフレッシュしてや
る。

【００３７】図１３は、本発明の製造方法により構成さ
れるトランジスタを用いた液晶装置のデータ線側の駆動
回路の一例である。シフトレジスタセル８６はブートス
トラップ容量８８と動作に必要なトランジスタ８９，９
１と後述するシフトレジスタ選択のためのリセットトラ
ンジスタ９０により構成され、初段へは入力ゲート８７
を介してスタートパルスＳＰを印加する。又各シフトレ
ジスタ出力Ｓ_１〜Ｓ _ｍ はサンプルホールドトランジスタ
Ｈ_１〜Ｈ _ｍ に入力され、走査信号に同期してビデオ入力
Ｖ，Ｓ（映像信号又はデータ書き込み信号）をデータ線
に寄生する容量Ｃ _Ｄ１ 〜Ｃ _Ｄｍ にサンプルホールドさせ
る。

【００３８】データ線側駆動回路は一走査線内で全ての
処理を行うため高速であり、リーク電流の考慮は余りし
なくてよいが、逆に高速動作を確保することと、高速の
ために増大する消費電力を押えることを考慮する必要が
ある。

【００３９】このシフトレジスタはｍビット中１ビット
しか”１”になっていないのでクロック以外での電力消
費は少ない。又サンプル・ホールドトランジスタＨ_１〜
Ｈ _ｍ はかなりの高速スイッチングが要求されるが、その
ゲート入力にはブートストラップ動作により、図１４に
示す如くクロック信号の２倍近い振幅で印加されるの
で、非常に高速でスイッチングできるという利点があ
る。

【００４０】図１５はこれらを実際にアクテイブ・マト
リックス基板に配置した場合を示している。データ側シ
フトレジスタ９０，９１及び最終段の帰還信号を形成す
るダミーセル９４，９５とサンプルホールド用トランジ
スタＨ_１〜Ｈ _ｍ があり上下対照に配列される。又ゲート
側シフトレジスタ９２，９３とダミー９６，９７は左右
対照に配列される。本来周辺回路は両側対照でなく、片
方のみでよいが、歩留を考慮してシフトレジスタ列を複
数用意する。当然４列でも、８列でもよいが、ここでは
２列の例を示す。本発明の周辺駆動回路におけるブート
ストラップ容量８５は電荷保持用のコンデンサと異な
り、基本的にはトランジスタを形成するゲートとチャネ
ル間の絶縁膜を用いる。また、ブートストラップ容量は
上電極であるゲート電圧により電極間容量が可変である
必要があり、そのため容量の下電極は低濃度、又はノン
ドープのシリコン膜とする。

【００４１】このように絶縁性基板上にシリコン薄膜を
用いてアクティブマトリックスのセル部と、周辺駆動回
路を同時に形成すると結線が楽になり、全体のコストが
下げられる。また周辺駆動回路は図１１、図１３の如く
非反転型のレインショレス−シフトレジスタで構成した
ことと、寄生容量がずっと低くなること等考慮すると、
全体の消費電力の低減化が可能であり、同時に歩留り向
上、コストの低減化が実現できる。

【００４２】

【発明の効果】以上述べたように、本発明は、基板上に
形成された薄膜トランジスタの製造方 法において、該薄
膜トランジスタのシリコン薄膜層のチャネル領域及びソ
ース・ドレイン領域形成後にレーザビームまたは電子ビ
ームを照射する工程を有し、かつ、該レーザービームま
たは電子ビームを照射する工程を除く該薄膜トランジス
タの製造工程における処理温度は６００℃以下であるの
で以下に述べるような利点がある。

【００４３】ａ）６００℃以下の低温プロセスで高移動
度のトランジスタを形成することが可能である。

【００４４】ｂ）低温プロセスなので、ゲート電極とし
て移動度が大きい金属（Ａｌ、Ｔａ等、耐熱性の低い金
属）を使用することができる。

【００４５】ｃ）レーザービームまたは電子ビーム照射
により、必要な部分のみを選択的に結晶化することがで
きるので、オフ電流が小さい非晶質シリコンからなる薄
膜トランジスタと、オン電流の大きな多結晶シリコンか
らなる薄膜トランジスタを同一基板上に容易に形成する
ことができる。

【００４６】ｄ）自己整合型の薄膜トランジスタを製造
する際、ゲート電極をマスクにしてシリコン膜にドープ
した不純物の活性化を、従来のように基板全体を高温に
さらすことなく行う事ができる。

【００４７】ｆ）不純物の活性化を従来のような基板全
体に熱が加わるようなアニールで行わないので、不純物
拡散領域を制御しやすく、従って拡散領域の大きさを正
確に制御することができるため、ゲート電極とソース・
ドレイン領域との寄生容量をきわめて小さくすることが
できる。

【００４８】

【図面の簡単な説明】

【図１】従来のアクティブマトリックスに用いたセルの
回路図。

【図２】従来のセルの平面図。

【図３】本発明の第１の実施例のセル構成図。

【図４】（ａ）（ｂ）はその平面図と断面図。

【図５】（ａ）（ｂ）（ｃ）はその製造工程図。

【図６】シリコン薄膜の特性を示す図。

【図７】シリコン薄膜の特性を示す図。

【図８】（ａ）（ｂ）は本発明の第２の実施例のセル構
成図。

【図９】本発明の第３の実施例のセル構成図。

【図１０】本発明のアクティブマトリックスパネルに組
立てた際の断面図。

【図１１】本発明に用いる周辺駆動回路の一例を示す
図。

【図１２】本発明の周辺駆動回路の動作波形図。

【図１３】本発明に用いる周辺駆動回路の一例を示す
図。

【図１４】本発明の周辺駆動回路の動作波形図。

【図１５】本発明に用いる周辺駆動回路の一例を示す
図。

【符号の説明】

７、８、９ コンタクトホール １０ トランジスタ １１ コンデンサ３の上部電極 １３ Ａｌによる駆動電極３１ 透明低抵抗体 ２６、４５、５０、５２、７５ ２層目のシリコン薄膜 ２８、４０、５１、５３、７２、７３ １層目のシリコ
ン薄膜 ３０、４４、５４、７８ チャンネル ３３、５７、７０ 基板 ３６、４１、５５、７４、 ゲート絶縁膜 ３７、４６ 容量用絶縁膜 ６２、６３ 偏光板 ６４ 反射板 ６５、６６ 透明基板 ６７ 透明駆動電極 ６８ 液晶体 ６９ ネサ膜 ７６、７７ Ａｌ ８５、８８ ブートストラップ容量 ８９ トランジスタ ９０、９１、９２、９３ シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された薄膜トランジスタの
   製造方法において、該薄膜トランジスタのシリコン薄膜
   層のチャネル領域及びソース・ドレイン領域形成後にレ
   ーザビームまたは電子ビームを照射する工程を有し、か
   つ、該レーザービームまたは電子ビームを照射する工程
   を除く該薄膜トランジスタの製造工程における処理温度
   は６００℃以下であることを特徴とする薄膜トランジス
   タの製造方法。