JPH0793572B2 - 位相同期発振器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期発振器に関し、特に低い位相比較周波
数において定常位相誤差を厳しく制限できる位相同期発
振器に関する。

〔従来の技術〕

従来の位相同期発振器の構成は、第４図のブロック図に
示すように、入力端子100、出力端子200、入力信号周波
数を位相比較周波数に変換する第１の分周器100、電圧
制制御発振器３の出力信号周波数を位相比較周波数に変
換する第２の分周器60、入力端子10より入力された入力
信号と出力端子200の出力信号の位相とを比較し、位相
差に応じたパルス幅を有する信号を発生する位相比較器
１、位相比較器１の出力信号を平滑し直流電圧を発生す
る積分器２、積分器２の出力電圧を増幅する増幅器４、
増幅器４の出力電圧により制御されている電圧制御発振
器３から構成される。この様な従来の位相同期発振器
は、電圧制御発振器３の出力周波数が変化すると位相比
較器１に加えられている２つの信号の位相差が変化し、
位相比較器１の出力信号のパルス幅が変化して、積分器
２の出力電圧が変化する。ここで、増幅器４より電圧制
御発振器３に加えるある極性の電圧が、出力周波数変化
を少なくするようにすれば、入力信号と出力信号の間に
定常的な位相差を残して入出力周波数を完全に一致させ
ることができる。このような同期状態における第１の分
周器10の出力信号と第２の分周器60の出力信号の位相関
係を第５図の波形図に示す。第５図のf₁₀とf₆₀が一致し
た状態で定常的に残る位相差を定常位相誤差φ_eとし、
位相比較器１の位相比較特性が位相差に対して比例関係
にある時、定常位相誤差φ_e（rad）は式（１）で与えら
れる。

φ_e＝ω_m／α ……（１） ここでαは位相同期発振器のループ利得、 ω_mは未制御時の入出力位相差、 ここで、増幅器４の利得をＫ、他の要素により定まる周
波数変換利得をＡとすると、ループ利得αは式（２）で
与えられる。

α＝Ｋ・Ａ ……（２） 位相同期発振器の定常位相誤差φ_eを小さくするために
は、式（１）からループ利得αを大きくする必要があ
る。さらに、αは式（２）から増幅器４の利得Ｋと、他
の要素により定まる周波数変換利得Ａの積を大きくすれ
ば良い。ここで、増幅器４以外の要素により定まる周波
数変換利得Ａは、電圧制御発振器３の単位制御電圧当た
りの周波数変化量と、単位位相変動当たりのパルス幅の
変化量を意味するが、前者は一般に電圧制御発振器自体
の特性条件により定まる制限が大きく定常位相誤差抑圧
のための手段として用いることは困難である。また後者
の周波数変換利得Ａを大きくすることは位相比較平面に
於ける変化の割合、すなわち、同一変化量によって生ず
る相対位相角度（rad）の変化を大きくれば良いので、
位相比較周波数を高めれば良いことを意味しているが、
一般に位相比較周波数は、位相同期発振器の使用目的に
より、外部より決定されることが多く、上記と同様、定
常位相誤差を抑圧する手段として用いることができない
場合が多い。したがって、増幅器４の利得Ｋを大きくす
るのが一般的となっている。ところが、増幅器４の利得
Ｋを高めると、位相同期発振器を構成する回路素子の変
化による誤差電圧も大きく増幅する結果となってしまう
ので、各回路素子を高安定化するとともに各種の誤差を
許容し得るよう動作余裕を多く取る必要がある。

〔発明が解決しようとする課題〕

しかしながら、一般にアナログ回路である増幅器を構成
する高安定回路素子は価格が高く、この種の部品を多数
使用すると位相同期発振器が高価になる欠点があった。
さらに、増幅器のようなアナログ回路と、分周器，位相
比較器等のディジタル回路とを同一集積回路とすること
ができない欠点があった。

〔課題を解決するための手段〕

本発明の位相同期発振器は、電圧制御発振器と、前記の
電圧制御発振器の出力信号と外部から得られる入力信号
との位相差に応じたパルス幅の位相比較信号を発生する
第１の位相比較器と、前記入力信号を分周する第１の分
周器と、前記電圧制御発振器の出力信号を前記第１の分
周器の出力信号と等しい周波数に変換する第２の分周器
と、前記第２の分周器の出力信号を前記入力信号の１周
期分だけパルス幅の異なる信号に変換するパルス幅変換
回路と、前記第１の分周器の出力信号と前記第２の分周
器の出力信号との位相を比較し、位相差に応じて“1"ま
たは“0"の論理レベルを発生する第２の位相比較器と、
前記第１の分周器の出力信号と前記パルス幅変換回路の
出力信号の位相を比較し、位相差に応じて“0"または
“1"の論理レベルを発生する第３の位相比較器と、前記
第２の位相比較器の出力信号と前記第３の位相比較器の
出力信号との２つの論理レベルの一致を検出する一致検
出回路と、前記第１の位相比較器の出力信号と前記第２
または第３の位相比較器の出力信号とを入力し、前記一
致検出回路の制御信号によりいずれか一方の信号を選択
する選択回路と、前記選択回路の出力信号を平滑し前記
電圧制御発振器に制御電圧を帰還する積分器とを有す
る。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例の各部の動作を説明するための波形図第
３図は第１図の実施例に示す位相同期発振器の位相比較
の特性図である。

第１図の実施例は、従来の構成の増幅器４を止め、本実
施例において、位相比較器20,30、一致検出回路40、選
択回路50、パルス幅変換回路70を追加した構成となって
いる。

次に本実施例の各部の動作を説明する。

電圧制御発振器３は積分回路２から入力される制御電圧
の高低に対応して発振周波数が高い方または低い方に制
御される。

第１の位相比較器１は入力端子100の基準信号である入
力信号と電圧制御発振器３の出力との位相を比較し、位
相差に対応したパルス幅を有する信号を出力する。第１
の位相比較器は例えばセット入力（Ｓ）、リセット入力
（Ｒ）、Ｑ出力を有するフリップフロップにより実現さ
れる。

第１の分周器10は入力端子100から入力される外部条件
で定められる基準信号を位相比較周波数に変換する。

第２の分周器60は電圧制御発振器３の信号を一方の位相
比較周波数に変換する。パルス幅変換回路70は第２の分
周器60の出力信号のパルス幅を、電圧制御発振器３の出
力信号、すなわち、第２の分周器60の入力信号の１周期
に相当する時間だけ変えるパルス幅変換回路である。な
お、パルス幅の変換は、パルス幅を長くしても、短かく
しても良い。

第２の位相比較器26は、第１の分周器10の出力信号と、
第２の分周器の出力信号の位相を比較し、位相差に応じ
て２つの論理レベルを発生する。

第３の位相比較器30は第１の分周器10の出力信号とパル
ス幅変換回路70の出力信号の位相を比較し、位相差に応
じて２つの論理レベルを発生する。なお、第２の位相比
較器20および第３の位相比較器30の２つの論理レベルは
比較対象信号が、第１の分周器10の出力信号よりも進み
位相にある場合、論理レベル“1"を遅れ位相にある場
合、論理レベル“0"を出力するものとする。なお、両位
相比較器20,30は例えばＤ形フリップフロップ回路によ
り実現される。一致検出回路40は第２の位相比較器20の
出力信号と第３の位相比較器30の出力信号の論理レベル
の一致を検出する一致検出回路であり、例えば排他的論
理和回路により実現される。なお、本実施例では一致検
出回路に入力される第2,第３の位相比較器20,30の２つ
の信号の論理レベルが等しい場合、すなわち、第１の分
周器10の出力信号に比し、第２の分周器60の出力信号と
パルス幅変換回路70の出力信号がともに進み位相となっ
た状態または、両信号がともに遅れ位相となった場合に
論理レベル“0"を出力し、一致検出回路に入力される第
2,第３の位相比較器20,30の２つの信号の論理レベルが
異なる場合、すなわち、第１の分周器10の出力信号が、
第２の分周器60の出力信号とパルス幅変換回路70の出力
信号の間にある場合に論理レベル“1"を出力するものと
する。

選択回路50は、第１の位相比較器１の出力信号を１方の
入力とし、第３の位相比較器30の出力信号を他方の入力
とし、一致検出回路40の出力論理レベルに応じて一方を
選択して出力する。一致検出回路40から与えられる論理
レベルが“1"の場合は第１の位相比較器１の出力信号を
選択し、与えられた論理レベルが“0"の場合は第３の位
相比較器３の出力信号を選択して出力する。なお、本実
施例では選択回路50の入力信号は第１の位相比較回路１
の出力信号と第３の位相比較回路30の出力信号としてあ
るが、第３の位相比較回路30の出力信号の代わりに、第
２の位相比較回路20の出力信号を入力しても良い。

積分回路２は、選択回路50の出力信号を平滑化し、直流
電圧を発生し、電圧制御発振器３に制御電圧を与える。
すなわち、加えられた信号の周期に対するパルス幅の割
合、即ちデューティ比に応じた電圧を発生する。

次に本実施例の動作を第２図に示す波形図を参照しなが
ら詳細に説明する。

第２図に於て、f₁₀₀は入力信号、f₃は電圧制御発振器３
の出力信号、f₁は第１の位相比較器１の出力信号であり
f3およびf1ともにその周期はｔである。f₁₀は第１の分
周器10の出力信号、f₆₀は第２の分周器60の出力信号、f
₇₀はパルス幅変換回路の出力信号の各波形を示す。

位相同期発振器に入力信号を加えた直後の状態では、第
１の分周器10の出力信号f₁₀と、第２の分周器60の出力
信号f₆₀またはパルス幅変換回路70の出力信号f₇₀の周期
は、第２図に示すとおりいずれもＴであり、第一および
第二の分周器の分周比が大きければ、Ｔ≪ｔなる関係が
成立する。なお、入力信号f₁₀₀を加えた直後の時点では
f₁₀とf₆₀またはf₁₀とf₇₀の位相関係は、まったく任意の
関係にある。また第２図に示すように、第２の分周器60
の出力信号f₆₀とパルス幅変換回路70の出力信号f₇₀の論
理レベルは、出力信号f₂₀₀の１周期分の時間を除き等し
いので、入力信号f₁₀₀を加えた当初に第１の分周器10の
出力信号f₁₀の立ち上がり点が前記f₆₀およびf₇₀の同一
論理レベルである領域にあると仮定する。この場合、第
２の位相比較器20および第３の位相比較器30は同一論理
レベルを出力するから、一致検出回路40は論理レベル
“0"を出力する。この結果選択回路50は第３の位相比較
器30の出力信号を選択して出力するから、パルス幅変換
回路70の出力信号f₇₀が論理レベル“1"を出力している
領域であれば論理レベル“1"を出力する。積分回路２は
このデューティ比100％の信号を最大電圧に変換して出
力するから電圧制御発振器３は、可変し得る最大周波数
を出力する。この結果電圧制御発振器３の出力信号f₃は
入力信号f₁₀₀よりも周波数が高くなるので、一定速度で
位相がずれて行き、従って電圧制御発振器３の出力信号
f₃を分周して得られた信号f₆₀及びf₇₀も、位相が進んで
行く。この結果、第１の分周器10の出力信号の立ち上が
り点は、第２の分周器60の出力信号f₆₀とパルス幅変換
回路70の出力信号f₇₀の論理レベルが異なる領域に到達
する。

f₁₀の立ち上がり点が、f₆₀とf₇₀の論理レベルが異なる
領域となると、第２の位相比較器20は論理レベル“1"
を、第３の位相比較器30は論理レベル“0"を出力するか
ら、一致検出回路50は論理レベル“1"を出力する。

この結果、選択回路52は、第１の位相比較器１の出力信
号f₁を選択して出力する。第１の位相比較器１は、入力
信号と出力信号の位相差に応じたパルス幅を有する位相
比較信号を出力してるから、この信号を平滑する積分回
路２の出力電圧は、加えられた信号デューティ比、即
ち、入力信号f₁₀₀と電圧制御発振器３の出力信号f₃の位
相差に応じた電圧となる。この出力電圧は電圧制御発振
器３に制御電圧として加えられているから、第１の位相
比較器１、積分器２、電圧制御発振器３により、入出力
信号を直接位相比較する位相同期発振器が構成されるこ
とになる。なお、この状態における位相比較範囲は分周
していない入力信号の１周期間（＝ｔ）に等しいから、
この状態で発生し得る定常位相誤差は同期状態にある限
り、入力信号の１周期間ｔより必ず小さく、第４図に示
す従来の位相同期発振器では実現し得ない微小な定常位
相誤差特性しか発生しない。

以上、入力信号f₁₀₀を加えた当初の第１の分周器10の出
力信号f₁₀の立ち上がり点がパルス幅変換回路70の出力
信号f₇₀の論理レベル“1"領域にあったと仮定して説明
したが、入力信号f₁₀₀を加えて当初の第１の分周器10の
出力信号f₁₀の立ち上がり点がパルス幅変換回路70の出
力信号f₇₀の論理レベル“0"領域にあったとしても上記
と同様にして、最終的に、f₆₀とf₇₀の論理レベルが異な
る領域に到達する。なお、参考として本実施例の位相同
期発振器の位相特性は、第３図の特性図のようになって
いる。

以上述べたように本実施例の位相同期発振器は、従来の
増幅器によりループ利得を高くしたアナログ方式の位相
同期発振器をパルス幅変換回路と位相比較器、一致検出
回路等のディジタル回路で構成し、しかも定常位相誤差
が極めて小さい位相同期発振器を実現できる。

〔発明の効果〕

以上説明したように本発明の位相同期発振器は、ループ
内に高い利得を有する増幅器の代りに高安定なディジタ
ル回路により実現しているので、定常位相誤差を極めて
小さくすることができる効果がある。さらに電圧制御発
振器及び積分器を除く全ての回路をディジタル回路によ
り構成しているので集積回路化が容易となり安価な位相
同期発振器が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例の各部の動作を示す波形図、第３図は本
実施例の位相同期発振器の特性図、第４図は従来の位相
同期発振器のブロック図、第５図は従来の位相同期発振
器の波形図である。 1,20,30……第1,第2,第３の位相比較器、２……積分
器、３……電圧制御発振器、４……増幅器、10,60……
第１および第２の分周器、40……一致検出回路、50……
選択回路、70……パルス幅変換回路、100……入力端
子、200……出力端子、f₁……第１の位相比較器の出力
波形、f₁₀……第１の分周器の出力波形、f₆₀……第２の
分周器の出力波形、f₇₀……パルス幅変換回路の出力波
形、f₁₀₀……入力信号波形、f₃……電圧制御発振器の出
力波形。

Claims (1)

【特許請求の範囲】
1. 【請求項１】電圧制御発振器と、前記の電圧制御発振器
   の出力信号と外部から得られる入力信号との位相差に応
   じたパルス幅の位相比較信号を発生する第１の位相比較
   器と、前記入力信号を分周する第１の分周器と、前記電
   圧制御発振器の出力信号を前記第１の分周器の出力信号
   と等しい周波数に変換する第２の分周器と、前記第２の
   分周器の出力信号を前記入力信号の１周期分だけパルス
   幅の異なる信号に変換するパルス幅変換回路と、前記第
   １の分周器の出力信号と前記第２の分周器の出力信号と
   の位相を比較し、位相差に応じて“1"または“0"の論理
   レベルを発生する第２の位相比較器と、前記第１の分周
   器の出力信号と前記パルス幅変換回路の出力信号の位相
   を比較し、位相差に応じて“0"または“1"の論理レベル
   を発生する第３の位相比較器と、前記第２の位相比較器
   の出力信号と前記第３の位相比較器の出力信号との２つ
   の論理レベルの一致を検出する一致検出回路と、前記第
   １の位相比較器の出力信号と前記第２または第３の位相
   比較器の出力信号とを入力し、前記一致検出回路の制御
   信号によりいずれか一方の信号を選択する選択回路と、
   前記選択回路の出力信号を平滑し前記電圧制御発振器に
   制御電圧を帰還する積分器とを有することを特徴とする
   位相同期発振器。