JPH079518B2 - Display device - Google Patents
Display deviceInfo
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- JPH079518B2 JPH079518B2 JP61035669A JP3566986A JPH079518B2 JP H079518 B2 JPH079518 B2 JP H079518B2 JP 61035669 A JP61035669 A JP 61035669A JP 3566986 A JP3566986 A JP 3566986A JP H079518 B2 JPH079518 B2 JP H079518B2
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- wiring
- display device
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- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、薄膜トランジスタアレイを用いた表示装置
において、大面積化および高解像度化を行う際の配線の
低抵抗化、およびアレイとしての特性の向上を期するよ
うにした表示装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a display device using a thin film transistor array, in which the resistance of wiring is reduced when the area and the resolution are increased, and the characteristics of the array are improved. The present invention relates to a display device intended to be improved.
上記の表示装置は、通常2枚の対向基板の間に液晶ある
いはエレクトロクロミツク(以下、ECという)材料など
の表示媒体を挟み、この表示媒体に電圧を印加する方法
で構成される。The above-mentioned display device is usually constructed by sandwiching a display medium such as a liquid crystal or an electrochromic (hereinafter referred to as EC) material between two opposing substrates and applying a voltage to the display medium.
この際、少くとも一方の基板にマトリクス状に配列した
画素電極を設け、これらの画素を選択的に動作するため
に各画素毎に、FET(電界効果トランジスタ)およびダ
イオードなどの非線形スイツチング素子を設けている。At this time, pixel electrodes arranged in a matrix are provided on at least one substrate, and a non-linear switching element such as FET (field effect transistor) and diode is provided for each pixel in order to selectively operate these pixels. ing.
従来、この種の表示装置を構成する薄膜トランジスタア
レイは第4図ないし第6図に示すようになつている。第
4図は従来法により形成した薄膜トランジスタアレイの
部分平面図、第5図および第6図はそれぞれ第4図のA
−A線、B−B線の断面図である。Conventionally, a thin film transistor array forming this type of display device is as shown in FIGS. FIG. 4 is a partial plan view of a thin film transistor array formed by a conventional method, and FIGS. 5 and 6 are A of FIG.
It is a sectional view of the -A line and the BB line.
この第4図ないし第6図において、透明絶縁性の基板1
上に遮光膜2、パツシベーシヨン膜3、ソース電極・配
線4およびドレイン・画素電極5が順次形成されてい
る。In FIG. 4 to FIG. 6, the transparent insulating substrate 1
A light-shielding film 2, a passivation film 3, a source electrode / wiring 4 and a drain / pixel electrode 5 are sequentially formed thereon.
また、パツシベーシヨン膜3上に半導体膜6、ゲート絶
縁膜7、ゲート電極8が順次形成されている。A semiconductor film 6, a gate insulating film 7, and a gate electrode 8 are sequentially formed on the passivation film 3.
液晶表示装置などのように透過型のデイスプレイを形成
する際、ソース電極、配線4およびドレイン・画素電極
5はITO(Indium Tin Oxide)のような透明導電膜で同
時形成する方法があるが、その上層に形成される半導体
層などを、ソース電極およびドレイン電極の段差部分で
切らずに形成するためには、ソース電極およびドレイン
電極のITOの膜厚は薄い方がよく、通常1000Å位であつ
た。When forming a transmissive display such as a liquid crystal display device, there is a method in which the source electrode, the wiring 4 and the drain / pixel electrode 5 are simultaneously formed by a transparent conductive film such as ITO (Indium Tin Oxide). In order to form the upper semiconductor layer without cutting at the step of the source and drain electrodes, the ITO film of the source and drain electrodes should be thin, usually around 1000Å. .
したがつて、表示面積が大きくなり、しかも高解像度な
デイスプレイを形成する際、ソース電極・配線4の抵抗
が高くなる。たとえばソース配線を長さ10cmで巾30μm
に形成した場合の抵抗は100KΩ以上となり、ここに信号
を入力した場合、信号の減衰が大きく、さらにその抵抗
と入力容量(例えば50pF以上)との積である時定数は10
μsec以上となり高周波動作が困難となるといつた欠点
があつた。Therefore, the display area becomes large and the resistance of the source electrode / wiring 4 becomes high when a high-resolution display is formed. For example, the source wiring is 10 cm long and 30 μm wide
When it is formed in, the resistance is 100 KΩ or more, and when a signal is input here, the signal is greatly attenuated, and the time constant, which is the product of the resistance and the input capacitance (for example, 50 pF or more), is 10
There was a shortcoming when it became difficult to operate at high frequency for more than μsec.
また、ソース電極配線4とゲート電極8の配線の交差部
の層間絶縁を半導体層6とゲート絶縁膜7の両者で行う
ため、ゲート電極8の配線の下層に半導体層6とゲート
絶縁層7の両者が残り、したがつて、ソース電極配線4
とゲート電極8の配線の層間絶縁の信頼性がなく、短絡
の原因となるばかりでなく、フイールド・トランジスタ
が生じ、これが高解像度化に伴う画素の縮小化の上で無
視できなくなり、アレイ全体としての特性を劣化させる
原因となつていた。Further, since the interlayer insulation at the intersection of the source electrode wiring 4 and the wiring of the gate electrode 8 is performed by both the semiconductor layer 6 and the gate insulating film 7, the semiconductor layer 6 and the gate insulating layer 7 are formed below the wiring of the gate electrode 8. Both remain, and accordingly, the source electrode wiring 4
In addition to the fact that the interlayer insulation between the wiring of the gate electrode 8 and the gate electrode 8 is not reliable and causes a short circuit, a field transistor is generated, which cannot be ignored when the pixel size is reduced due to the increase in resolution. Was a cause of deterioration of the characteristics of.
この発明は、かかる問題点を解決するためになされたも
ので、ソース配線の低抵抗化とにともなう信号の減衰を
低減し、かつ高速動作ができるとともにフイールドトラ
ンジスタを形成しない表示品質の高い表示装置を得るこ
とを目的とする。The present invention has been made in order to solve such a problem, and reduces a signal attenuation due to a reduction in resistance of a source wiring, enables a high speed operation, and has a high display quality in which a field transistor is not formed. Aim to get.
この発明に係る表示装置は、遮光膜形成と同時に低抵抗
金属を用いてソース配線を形成するとともにパツシベー
シヨン膜にドレイン電極と同時にソース配線の機能をも
たせないソース電極配線を形成するようにしたものであ
る。In the display device according to the present invention, the source wiring is formed by using the low resistance metal at the same time as the formation of the light shielding film, and the source electrode wiring not having the function of the source wiring is formed at the same time as the drain electrode in the passivation film. is there.
この発明においては、本来のソース電極配線にソース配
線の機能をもたせないから、ゲート電極およびその配線
とソース配線間の層間絶縁膜はパツシベーシヨン膜が兼
ね、ゲート電極の配線の下には半導体層を残さずアイラ
ンド状にし、フイールドトランジスタが形成されない。In this invention, since the original source electrode wiring does not have the function of the source wiring, the passivation film also serves as the gate electrode and the interlayer insulating film between the wiring and the source wiring, and the semiconductor layer is formed below the wiring of the gate electrode. The field transistor is not formed without leaving the field transistor.
以下、この発明の表示装置の実施例について図面に基づ
き説明する。第1図はその一実施例に使用される薄膜ト
ランジスタアレイの平面図であり、第2図、第3図はそ
れぞれ第1図のC−C腺、D−D線の断面図である。An embodiment of a display device of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view of a thin film transistor array used in the embodiment, and FIGS. 2 and 3 are sectional views taken along the lines CC and DD of FIG. 1, respectively.
この第1図ないし第3図において、第4図ないし第6図
と同一部分には同一符号を付して述べる。9はソース配
線、10はコンタクトホール、11はコンタクト膜であり、
これらの部がこの発明によつて新たに形成された部分で
ある。In FIGS. 1 to 3, the same parts as those of FIGS. 4 to 6 are designated by the same reference numerals. 9 is a source wiring, 10 is a contact hole, 11 is a contact film,
These parts are the parts newly formed by the present invention.
以下にこの発明の具体的な構成の製造工程を述べる。ま
ずガラスなどの透明で高絶縁性の基板1を鏡面研磨し表
面洗浄する。The manufacturing process of the specific constitution of the present invention will be described below. First, the transparent and highly insulating substrate 1 such as glass is mirror-polished to clean the surface.
次に、Alなどの低抵抗な金属、金属化合物あるいは金属
合金を真空蒸着法などで堆積する。Next, a low resistance metal such as Al, a metal compound or a metal alloy is deposited by a vacuum deposition method or the like.
この後、ホトリソグラフイなどの方法でアイランド状の
遮光膜2と同時にライン状のソース配線9を形成する。After that, the line-shaped source wiring 9 is formed simultaneously with the island-shaped light-shielding film 2 by a method such as photolithography.
次に、パツシベーシヨン膜3としてSi3N4やSiO2などの
透明絶縁膜をCVD法等で堆積する。Next, as the passivation film 3, a transparent insulating film such as Si 3 N 4 or SiO 2 is deposited by the CVD method or the like.
次に、ソース電極配線4およびドレイン・画素電極5を
ITOなどの透明導電膜を用いて形成する。Next, the source electrode wiring 4 and the drain / pixel electrode 5 are
It is formed using a transparent conductive film such as ITO.
ここで形成されるソース電極配線4は各画素毎に独立し
ており、ソース配線としての機能はない。The source electrode wiring 4 formed here is independent for each pixel and does not function as a source wiring.
次にa−Si,p−Si,CdSeなどの半導体層6をアイランド
状に形成し、Si3N4,SiO2,Al2O3などの絶縁膜でゲート絶
縁膜7を形成する。Next, a semiconductor layer 6 of a-Si, p-Si, CdSe or the like is formed in an island shape, and a gate insulating film 7 is formed of an insulating film of Si 3 N 4 , SiO 2 , Al 2 O 3 or the like.
ここで、パツシベーシヨン膜3に透明導電膜で形成され
たソース電極配線4と、遮光膜2と同時形成されたソー
ス配線9を接続するためのコンタクトホール10を形成す
る。Here, a contact hole 10 for connecting the source electrode wiring 4 formed of a transparent conductive film to the passivation film 3 and the source wiring 9 simultaneously formed with the light shielding film 2 is formed.
最後に、Alなどの金属、金属化合物あるいは金属合金で
ゲート電極8およびその配線を形成する。このとき同時
に、透明電極で形成されたソース電極配線4と遮光膜3
と同時形成したソース配線9を接続するためのコンタク
ト膜11を形成する。Finally, the gate electrode 8 and its wiring are formed of a metal such as Al, a metal compound or a metal alloy. At this time, at the same time, the source electrode wiring 4 and the light shielding film 3 formed of transparent electrodes
A contact film 11 for connecting the source wiring 9 formed simultaneously with is formed.
このようにして形成された薄膜トランジスタアレイ基板
と他の透明電極およびカラーフイルタなどを有する基板
との間に所定の間隔を保持し、これらの2枚の基板間に
液晶やEC材料などの表示媒体を挿入して、表示装置が完
成する。The thin film transistor array substrate thus formed and a substrate having other transparent electrodes and color filters are kept at a predetermined distance, and a display medium such as liquid crystal or EC material is placed between these two substrates. The display device is completed by inserting.
上記構成の薄膜トランジスタアレイおよび表示装置は、
ソース配線9が金属、金属化合物あるいは金属合金で形
成されているため、低抵抗化が可能である。たとえば、
ソース配線9にAlを用いたとき、その長さが10cm、巾20
μm、厚さを3000Åとした場合の抵抗は2KΩ以下とな
り、ITO単独の場合より2桁以上低くすることができ
る。したがつて、抵抗損失による信号の減衰がない。The thin film transistor array and the display device having the above configuration,
Since the source wiring 9 is made of a metal, a metal compound or a metal alloy, it is possible to reduce the resistance. For example,
When Al is used for the source wiring 9, the length is 10 cm and the width is 20
The resistance is 2KΩ or less when μm and the thickness is 3000Å, which can be reduced by two digits or more compared with the case of ITO alone. Therefore, there is no signal attenuation due to resistance loss.
また、その抵抗と入力容量の積である時定数も2桁以上
小さくなり、高周波での動作が可能となる。Also, the time constant, which is the product of the resistance and the input capacitance, is reduced by two digits or more, and high-frequency operation becomes possible.
さらに、パツシベーシヨン膜3がソース配線とゲート配
線の層間絶縁となるため、パツシベーシヨンの膜厚は厚
くすることにより、層間絶縁の信頼性は向上しゲート配
線とソース配線の短絡を極めて少なくすることができ
る。Further, since the passivation film 3 serves as the interlayer insulation between the source wiring and the gate wiring, the reliability of the interlayer insulation is improved and the short circuit between the gate wiring and the source wiring can be extremely reduced by increasing the thickness of the passivation film. .
また、ゲート電極8の配線の下層には半導体層がないの
で、フイールド・トランジスタは生じず、薄膜トランジ
スタアレイ全体の特性は向上する。Further, since there is no semiconductor layer below the wiring of the gate electrode 8, no field transistor is generated and the characteristics of the entire thin film transistor array are improved.
しかも、工程としては、従来のものよりコンタクトホー
ルを形成する工程が一つ増すだけである。Moreover, the number of steps is only one more than the conventional method of forming contact holes.
したがつて、この発明を用いて大面積で高解像度の表示
装置を形成すれば、簡単な工程で極めて表示品質の高い
表示装置が得られる。Therefore, when a large-area, high-resolution display device is formed by using the present invention, a display device with extremely high display quality can be obtained by a simple process.
この発明は以上説明したとおり、基板上に遮光膜と同時
に低抵抗のソース配線を形成してソース配線の低抵抗化
を行つて信号の減衰がなく、時定数が小さくなり、高速
動作ができる。As described above, according to the present invention, the source wiring having a low resistance is formed simultaneously with the light-shielding film on the substrate to reduce the resistance of the source wiring, the signal is not attenuated, the time constant is reduced, and the high speed operation can be performed.
また、ドレイン・画素電極と同時に形成するソース電極
配線にはソース配線の機能をもたせないようにしたの
で、ゲート配線とソース配線の層間絶縁はパツシベーシ
ヨン膜が兼ね、ゲート配線下に半導体層を残さないの
で、フイールドトランジスタが形成されず、アレイとし
ての性能が向上する。これにともない、表示品質の高い
表示装置が得られる効果が奏する。In addition, the source electrode wiring formed at the same time as the drain / pixel electrode is not provided with the function of the source wiring, so that the passivation film also serves as the interlayer insulation between the gate wiring and the source wiring, and the semiconductor layer is not left under the gate wiring. Therefore, the field transistor is not formed, and the performance as an array is improved. Along with this, there is an effect that a display device with high display quality can be obtained.
第1図は、この発明の表示装置の一実施例を構成する薄
膜トランジスタアレイの部分平面図、第2図は第1図の
C−C線の断面図、第3図は第1図のD−D線の断面
図、第4図は従来の表示装置を構成する薄膜トランジス
タアレイの部分平面図、第5図は第4図のA−A線の断
面図、第6図は第4図のB−B線の断面図である。 1……基板、2……遮光膜、3……パツシベーシヨン
膜、4……ソース電極配線、5……ドレイン・画素電
極、6…半導体膜、7……ゲート絶縁膜、8……ゲート
電極、9……ソース配線、10……コンタクトホール、11
……コンタクト膜。 なお、図中同一符号は同一または相当部分を示す。FIG. 1 is a partial plan view of a thin film transistor array which constitutes an embodiment of the display device of the present invention, FIG. 2 is a sectional view taken along the line CC of FIG. 1, and FIG. FIG. 4 is a sectional view taken along line D, FIG. 4 is a partial plan view of a thin film transistor array constituting a conventional display device, FIG. 5 is a sectional view taken along line AA of FIG. 4, and FIG. 6 is B- of FIG. It is sectional drawing of a B line. 1 ... Substrate, 2 ... Shading film, 3 ... Passivation film, 4 ... Source electrode wiring, 5 ... Drain / pixel electrode, 6 ... Semiconductor film, 7 ... Gate insulating film, 8 ... Gate electrode, 9: Source wiring, 10: Contact hole, 11
…… Contact film. The same reference numerals in the drawings indicate the same or corresponding parts.
Claims (2)
ッシベーション層、ドレイン・画素電極およびそれと同
時に形成されたソース電極配線、半導体膜、ゲート絶縁
膜、最上層にゲート電極を有する薄膜トランジスタアレ
イ、及び上記薄膜トランジスタアレイの基板と透明電極
及びカラーフィルタ等を有する対向電極基板との間に液
晶またはエレクトロクロミック材料などの表示材料を有
する表示装置において、ソース配線を上記遮光膜の形成
時と同時に、低抵抗の金属、金属化合物あるいは合金を
もちいて形成することを特徴とする表示装置。1. A thin film transistor array having a light-shielding film, a passivation layer, a drain / pixel electrode and a source electrode wiring formed at the same time, a semiconductor film, a gate insulating film, and a gate electrode on the uppermost layer on a transparent insulating substrate. , And a display device having a display material such as a liquid crystal or an electrochromic material between the substrate of the thin film transistor array and a counter electrode substrate having a transparent electrode, a color filter, etc., at the same time when the source wiring is formed of the light shielding film, A display device formed using a low resistance metal, a metal compound or an alloy.
画素電極と同時に形成されるソース電極配線は、いわゆ
るソース電極としてのみ機能し、ソース配線としての機
能を持たず、上記遮光膜の形成時と同時に形成されたソ
ース配線とは上記パッシベーション層にあけたコンタク
トホールを通して接続されており、上記半導体膜をアイ
ランド状にしてフィールドトランジスタを形成しないこ
とを特徴とする特許請求の範囲第1項記載の表示装置。2. The thin film transistor array comprises a drain
The source electrode wiring formed at the same time as the pixel electrode functions only as a so-called source electrode and does not function as a source wiring. The source wiring formed simultaneously with the formation of the light-shielding film is opened in the passivation layer. The display device according to claim 1, wherein the display device is connected through a contact hole and the field effect transistor is not formed by forming the semiconductor film into an island shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035669A JPH079518B2 (en) | 1986-02-19 | 1986-02-19 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035669A JPH079518B2 (en) | 1986-02-19 | 1986-02-19 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62192784A JPS62192784A (en) | 1987-08-24 |
| JPH079518B2 true JPH079518B2 (en) | 1995-02-01 |
Family
ID=12448278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035669A Expired - Fee Related JPH079518B2 (en) | 1986-02-19 | 1986-02-19 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079518B2 (en) |
-
1986
- 1986-02-19 JP JP61035669A patent/JPH079518B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62192784A (en) | 1987-08-24 |
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