JPH079518B2 - 表示装置 - Google Patents
表示装置Info
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- JPH079518B2 JPH079518B2 JP61035669A JP3566986A JPH079518B2 JP H079518 B2 JPH079518 B2 JP H079518B2 JP 61035669 A JP61035669 A JP 61035669A JP 3566986 A JP3566986 A JP 3566986A JP H079518 B2 JPH079518 B2 JP H079518B2
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- JP
- Japan
- Prior art keywords
- wiring
- display device
- electrode
- source
- film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal (AREA)
- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、薄膜トランジスタアレイを用いた表示装置
において、大面積化および高解像度化を行う際の配線の
低抵抗化、およびアレイとしての特性の向上を期するよ
うにした表示装置に関するものである。
において、大面積化および高解像度化を行う際の配線の
低抵抗化、およびアレイとしての特性の向上を期するよ
うにした表示装置に関するものである。
上記の表示装置は、通常２枚の対向基板の間に液晶ある
いはエレクトロクロミツク（以下、ECという）材料など
の表示媒体を挟み、この表示媒体に電圧を印加する方法
で構成される。
いはエレクトロクロミツク（以下、ECという）材料など
の表示媒体を挟み、この表示媒体に電圧を印加する方法
で構成される。
この際、少くとも一方の基板にマトリクス状に配列した
画素電極を設け、これらの画素を選択的に動作するため
に各画素毎に、FET（電界効果トランジスタ）およびダ
イオードなどの非線形スイツチング素子を設けている。
画素電極を設け、これらの画素を選択的に動作するため
に各画素毎に、FET（電界効果トランジスタ）およびダ
イオードなどの非線形スイツチング素子を設けている。
従来、この種の表示装置を構成する薄膜トランジスタア
レイは第４図ないし第６図に示すようになつている。第
４図は従来法により形成した薄膜トランジスタアレイの
部分平面図、第５図および第６図はそれぞれ第４図のＡ
−Ａ線、Ｂ−Ｂ線の断面図である。
レイは第４図ないし第６図に示すようになつている。第
４図は従来法により形成した薄膜トランジスタアレイの
部分平面図、第５図および第６図はそれぞれ第４図のＡ
−Ａ線、Ｂ−Ｂ線の断面図である。
この第４図ないし第６図において、透明絶縁性の基板１
上に遮光膜２、パツシベーシヨン膜３、ソース電極・配
線４およびドレイン・画素電極５が順次形成されてい
る。
上に遮光膜２、パツシベーシヨン膜３、ソース電極・配
線４およびドレイン・画素電極５が順次形成されてい
る。
また、パツシベーシヨン膜３上に半導体膜６、ゲート絶
縁膜７、ゲート電極８が順次形成されている。
縁膜７、ゲート電極８が順次形成されている。
液晶表示装置などのように透過型のデイスプレイを形成
する際、ソース電極、配線４およびドレイン・画素電極
５はITO（Indium Tin Oxide）のような透明導電膜で同
時形成する方法があるが、その上層に形成される半導体
層などを、ソース電極およびドレイン電極の段差部分で
切らずに形成するためには、ソース電極およびドレイン
電極のITOの膜厚は薄い方がよく、通常1000Å位であつ
た。
する際、ソース電極、配線４およびドレイン・画素電極
５はITO（Indium Tin Oxide）のような透明導電膜で同
時形成する方法があるが、その上層に形成される半導体
層などを、ソース電極およびドレイン電極の段差部分で
切らずに形成するためには、ソース電極およびドレイン
電極のITOの膜厚は薄い方がよく、通常1000Å位であつ
た。
したがつて、表示面積が大きくなり、しかも高解像度な
デイスプレイを形成する際、ソース電極・配線４の抵抗
が高くなる。たとえばソース配線を長さ10cmで巾30μｍ
に形成した場合の抵抗は100KΩ以上となり、ここに信号
を入力した場合、信号の減衰が大きく、さらにその抵抗
と入力容量（例えば50pF以上）との積である時定数は10
μsec以上となり高周波動作が困難となるといつた欠点
があつた。
デイスプレイを形成する際、ソース電極・配線４の抵抗
が高くなる。たとえばソース配線を長さ10cmで巾30μｍ
に形成した場合の抵抗は100KΩ以上となり、ここに信号
を入力した場合、信号の減衰が大きく、さらにその抵抗
と入力容量（例えば50pF以上）との積である時定数は10
μsec以上となり高周波動作が困難となるといつた欠点
があつた。
また、ソース電極配線４とゲート電極８の配線の交差部
の層間絶縁を半導体層６とゲート絶縁膜７の両者で行う
ため、ゲート電極８の配線の下層に半導体層６とゲート
絶縁層７の両者が残り、したがつて、ソース電極配線４
とゲート電極８の配線の層間絶縁の信頼性がなく、短絡
の原因となるばかりでなく、フイールド・トランジスタ
が生じ、これが高解像度化に伴う画素の縮小化の上で無
視できなくなり、アレイ全体としての特性を劣化させる
原因となつていた。
の層間絶縁を半導体層６とゲート絶縁膜７の両者で行う
ため、ゲート電極８の配線の下層に半導体層６とゲート
絶縁層７の両者が残り、したがつて、ソース電極配線４
とゲート電極８の配線の層間絶縁の信頼性がなく、短絡
の原因となるばかりでなく、フイールド・トランジスタ
が生じ、これが高解像度化に伴う画素の縮小化の上で無
視できなくなり、アレイ全体としての特性を劣化させる
原因となつていた。
この発明は、かかる問題点を解決するためになされたも
ので、ソース配線の低抵抗化とにともなう信号の減衰を
低減し、かつ高速動作ができるとともにフイールドトラ
ンジスタを形成しない表示品質の高い表示装置を得るこ
とを目的とする。
ので、ソース配線の低抵抗化とにともなう信号の減衰を
低減し、かつ高速動作ができるとともにフイールドトラ
ンジスタを形成しない表示品質の高い表示装置を得るこ
とを目的とする。
この発明に係る表示装置は、遮光膜形成と同時に低抵抗
金属を用いてソース配線を形成するとともにパツシベー
シヨン膜にドレイン電極と同時にソース配線の機能をも
たせないソース電極配線を形成するようにしたものであ
る。
金属を用いてソース配線を形成するとともにパツシベー
シヨン膜にドレイン電極と同時にソース配線の機能をも
たせないソース電極配線を形成するようにしたものであ
る。
この発明においては、本来のソース電極配線にソース配
線の機能をもたせないから、ゲート電極およびその配線
とソース配線間の層間絶縁膜はパツシベーシヨン膜が兼
ね、ゲート電極の配線の下には半導体層を残さずアイラ
ンド状にし、フイールドトランジスタが形成されない。
線の機能をもたせないから、ゲート電極およびその配線
とソース配線間の層間絶縁膜はパツシベーシヨン膜が兼
ね、ゲート電極の配線の下には半導体層を残さずアイラ
ンド状にし、フイールドトランジスタが形成されない。
以下、この発明の表示装置の実施例について図面に基づ
き説明する。第１図はその一実施例に使用される薄膜ト
ランジスタアレイの平面図であり、第２図、第３図はそ
れぞれ第１図のＣ−Ｃ腺、Ｄ−Ｄ線の断面図である。
き説明する。第１図はその一実施例に使用される薄膜ト
ランジスタアレイの平面図であり、第２図、第３図はそ
れぞれ第１図のＣ−Ｃ腺、Ｄ−Ｄ線の断面図である。
この第１図ないし第３図において、第４図ないし第６図
と同一部分には同一符号を付して述べる。９はソース配
線、10はコンタクトホール、11はコンタクト膜であり、
これらの部がこの発明によつて新たに形成された部分で
ある。
と同一部分には同一符号を付して述べる。９はソース配
線、10はコンタクトホール、11はコンタクト膜であり、
これらの部がこの発明によつて新たに形成された部分で
ある。
以下にこの発明の具体的な構成の製造工程を述べる。ま
ずガラスなどの透明で高絶縁性の基板１を鏡面研磨し表
面洗浄する。
ずガラスなどの透明で高絶縁性の基板１を鏡面研磨し表
面洗浄する。
次に、Alなどの低抵抗な金属、金属化合物あるいは金属
合金を真空蒸着法などで堆積する。
合金を真空蒸着法などで堆積する。
この後、ホトリソグラフイなどの方法でアイランド状の
遮光膜２と同時にライン状のソース配線９を形成する。
遮光膜２と同時にライン状のソース配線９を形成する。
次に、パツシベーシヨン膜３としてSi3N4やSiO2などの
透明絶縁膜をCVD法等で堆積する。
透明絶縁膜をCVD法等で堆積する。
次に、ソース電極配線４およびドレイン・画素電極５を
ITOなどの透明導電膜を用いて形成する。
ITOなどの透明導電膜を用いて形成する。
ここで形成されるソース電極配線４は各画素毎に独立し
ており、ソース配線としての機能はない。
ており、ソース配線としての機能はない。
次にａ−Si,p−Si,CdSeなどの半導体層６をアイランド
状に形成し、Si3N4,SiO2,Al2O3などの絶縁膜でゲート絶
縁膜７を形成する。
状に形成し、Si3N4,SiO2,Al2O3などの絶縁膜でゲート絶
縁膜７を形成する。
ここで、パツシベーシヨン膜３に透明導電膜で形成され
たソース電極配線４と、遮光膜２と同時形成されたソー
ス配線９を接続するためのコンタクトホール10を形成す
る。
たソース電極配線４と、遮光膜２と同時形成されたソー
ス配線９を接続するためのコンタクトホール10を形成す
る。
最後に、Alなどの金属、金属化合物あるいは金属合金で
ゲート電極８およびその配線を形成する。このとき同時
に、透明電極で形成されたソース電極配線４と遮光膜３
と同時形成したソース配線９を接続するためのコンタク
ト膜11を形成する。
ゲート電極８およびその配線を形成する。このとき同時
に、透明電極で形成されたソース電極配線４と遮光膜３
と同時形成したソース配線９を接続するためのコンタク
ト膜11を形成する。
このようにして形成された薄膜トランジスタアレイ基板
と他の透明電極およびカラーフイルタなどを有する基板
との間に所定の間隔を保持し、これらの２枚の基板間に
液晶やEC材料などの表示媒体を挿入して、表示装置が完
成する。
と他の透明電極およびカラーフイルタなどを有する基板
との間に所定の間隔を保持し、これらの２枚の基板間に
液晶やEC材料などの表示媒体を挿入して、表示装置が完
成する。
上記構成の薄膜トランジスタアレイおよび表示装置は、
ソース配線９が金属、金属化合物あるいは金属合金で形
成されているため、低抵抗化が可能である。たとえば、
ソース配線９にAlを用いたとき、その長さが10cm、巾20
μｍ、厚さを3000Åとした場合の抵抗は2KΩ以下とな
り、ITO単独の場合より２桁以上低くすることができ
る。したがつて、抵抗損失による信号の減衰がない。
ソース配線９が金属、金属化合物あるいは金属合金で形
成されているため、低抵抗化が可能である。たとえば、
ソース配線９にAlを用いたとき、その長さが10cm、巾20
μｍ、厚さを3000Åとした場合の抵抗は2KΩ以下とな
り、ITO単独の場合より２桁以上低くすることができ
る。したがつて、抵抗損失による信号の減衰がない。
また、その抵抗と入力容量の積である時定数も２桁以上
小さくなり、高周波での動作が可能となる。
小さくなり、高周波での動作が可能となる。
さらに、パツシベーシヨン膜３がソース配線とゲート配
線の層間絶縁となるため、パツシベーシヨンの膜厚は厚
くすることにより、層間絶縁の信頼性は向上しゲート配
線とソース配線の短絡を極めて少なくすることができ
る。
線の層間絶縁となるため、パツシベーシヨンの膜厚は厚
くすることにより、層間絶縁の信頼性は向上しゲート配
線とソース配線の短絡を極めて少なくすることができ
る。
また、ゲート電極８の配線の下層には半導体層がないの
で、フイールド・トランジスタは生じず、薄膜トランジ
スタアレイ全体の特性は向上する。
で、フイールド・トランジスタは生じず、薄膜トランジ
スタアレイ全体の特性は向上する。
しかも、工程としては、従来のものよりコンタクトホー
ルを形成する工程が一つ増すだけである。
ルを形成する工程が一つ増すだけである。
したがつて、この発明を用いて大面積で高解像度の表示
装置を形成すれば、簡単な工程で極めて表示品質の高い
表示装置が得られる。
装置を形成すれば、簡単な工程で極めて表示品質の高い
表示装置が得られる。
この発明は以上説明したとおり、基板上に遮光膜と同時
に低抵抗のソース配線を形成してソース配線の低抵抗化
を行つて信号の減衰がなく、時定数が小さくなり、高速
動作ができる。
に低抵抗のソース配線を形成してソース配線の低抵抗化
を行つて信号の減衰がなく、時定数が小さくなり、高速
動作ができる。
また、ドレイン・画素電極と同時に形成するソース電極
配線にはソース配線の機能をもたせないようにしたの
で、ゲート配線とソース配線の層間絶縁はパツシベーシ
ヨン膜が兼ね、ゲート配線下に半導体層を残さないの
で、フイールドトランジスタが形成されず、アレイとし
ての性能が向上する。これにともない、表示品質の高い
表示装置が得られる効果が奏する。
配線にはソース配線の機能をもたせないようにしたの
で、ゲート配線とソース配線の層間絶縁はパツシベーシ
ヨン膜が兼ね、ゲート配線下に半導体層を残さないの
で、フイールドトランジスタが形成されず、アレイとし
ての性能が向上する。これにともない、表示品質の高い
表示装置が得られる効果が奏する。
第１図は、この発明の表示装置の一実施例を構成する薄
膜トランジスタアレイの部分平面図、第２図は第１図の
Ｃ−Ｃ線の断面図、第３図は第１図のＤ−Ｄ線の断面
図、第４図は従来の表示装置を構成する薄膜トランジス
タアレイの部分平面図、第５図は第４図のＡ−Ａ線の断
面図、第６図は第４図のＢ−Ｂ線の断面図である。 １……基板、２……遮光膜、３……パツシベーシヨン
膜、４……ソース電極配線、５……ドレイン・画素電
極、６…半導体膜、７……ゲート絶縁膜、８……ゲート
電極、９……ソース配線、10……コンタクトホール、11
……コンタクト膜。 なお、図中同一符号は同一または相当部分を示す。
膜トランジスタアレイの部分平面図、第２図は第１図の
Ｃ−Ｃ線の断面図、第３図は第１図のＤ−Ｄ線の断面
図、第４図は従来の表示装置を構成する薄膜トランジス
タアレイの部分平面図、第５図は第４図のＡ−Ａ線の断
面図、第６図は第４図のＢ−Ｂ線の断面図である。 １……基板、２……遮光膜、３……パツシベーシヨン
膜、４……ソース電極配線、５……ドレイン・画素電
極、６…半導体膜、７……ゲート絶縁膜、８……ゲート
電極、９……ソース配線、10……コンタクトホール、11
……コンタクト膜。 なお、図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】透明絶縁性の基板上に下層から遮光膜、パ
ッシベーション層、ドレイン・画素電極およびそれと同
時に形成されたソース電極配線、半導体膜、ゲート絶縁
膜、最上層にゲート電極を有する薄膜トランジスタアレ
イ、及び上記薄膜トランジスタアレイの基板と透明電極
及びカラーフィルタ等を有する対向電極基板との間に液
晶またはエレクトロクロミック材料などの表示材料を有
する表示装置において、ソース配線を上記遮光膜の形成
時と同時に、低抵抗の金属、金属化合物あるいは合金を
もちいて形成することを特徴とする表示装置。 - 【請求項２】上記薄膜トランジスタアレイはドレイン・
画素電極と同時に形成されるソース電極配線は、いわゆ
るソース電極としてのみ機能し、ソース配線としての機
能を持たず、上記遮光膜の形成時と同時に形成されたソ
ース配線とは上記パッシベーション層にあけたコンタク
トホールを通して接続されており、上記半導体膜をアイ
ランド状にしてフィールドトランジスタを形成しないこ
とを特徴とする特許請求の範囲第１項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035669A JPH079518B2 (ja) | 1986-02-19 | 1986-02-19 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035669A JPH079518B2 (ja) | 1986-02-19 | 1986-02-19 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62192784A JPS62192784A (ja) | 1987-08-24 |
| JPH079518B2 true JPH079518B2 (ja) | 1995-02-01 |
Family
ID=12448278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035669A Expired - Fee Related JPH079518B2 (ja) | 1986-02-19 | 1986-02-19 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079518B2 (ja) |
-
1986
- 1986-02-19 JP JP61035669A patent/JPH079518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62192784A (ja) | 1987-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |