JPH0795399B2 - 読出し専用記憶装置 - Google Patents
読出し専用記憶装置Info
- Publication number
- JPH0795399B2 JPH0795399B2 JP27927586A JP27927586A JPH0795399B2 JP H0795399 B2 JPH0795399 B2 JP H0795399B2 JP 27927586 A JP27927586 A JP 27927586A JP 27927586 A JP27927586 A JP 27927586A JP H0795399 B2 JPH0795399 B2 JP H0795399B2
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- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- output
- rom
- channel
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOSLSIの記憶装置に関し、特にスタティック
型の読出専用記憶装置（以下、ROMとする）に関する。
型の読出専用記憶装置（以下、ROMとする）に関する。
［従来の技術］ 従来、この種のスタティック型ROMは、第３図に示すよ
うに、高電圧電源６にＰチャネルMOSトランジスタ14の
ソースが接続され、ドレインはROM出力13に接続され、
一方低電圧電源７にROMセル用のＮチャネルMOSトランジ
スタ15のソースが接続され、ドレインは任意にROM13に
接続したり、接続しなかったりする構成となっていた。
うに、高電圧電源６にＰチャネルMOSトランジスタ14の
ソースが接続され、ドレインはROM出力13に接続され、
一方低電圧電源７にROMセル用のＮチャネルMOSトランジ
スタ15のソースが接続され、ドレインは任意にROM13に
接続したり、接続しなかったりする構成となっていた。
ROMセル用のＮチャネルMOSトランジスタ15のゲートに接
続されているアドレスライン10が選択されると、ドレイ
ンはROM出力13に接続してあるので、ＰチャネルMOSトラ
ンジスタとの分圧比で決まる電圧が出力される。また、
アドレスライン11が選択されると、ドレインがROM出力1
3に接続されていないのでROM出力13には高電圧電源６と
同電位が出力される。また、ＰチャネルMOSトランジス
タ14のゲートには、読出し信号が入力され、ROMとして
動作するときはＰチャネルMOSトランジスタ14はオンす
る。
続されているアドレスライン10が選択されると、ドレイ
ンはROM出力13に接続してあるので、ＰチャネルMOSトラ
ンジスタとの分圧比で決まる電圧が出力される。また、
アドレスライン11が選択されると、ドレインがROM出力1
3に接続されていないのでROM出力13には高電圧電源６と
同電位が出力される。また、ＰチャネルMOSトランジス
タ14のゲートには、読出し信号が入力され、ROMとして
動作するときはＰチャネルMOSトランジスタ14はオンす
る。
［発明が解決しようとする問題点］ 上述した従来のスタティック型ROMは、ＰチャネルMOSト
ランジスタとＮチャネルMOSトランジスタが同時にオン
する際、高電圧電源から低電圧電源へ電流が流れ、その
ため、消費電流が大きくなるという問題点があった。
ランジスタとＮチャネルMOSトランジスタが同時にオン
する際、高電圧電源から低電圧電源へ電流が流れ、その
ため、消費電流が大きくなるという問題点があった。
また、ROMセルをＰチャネルMOSトランジスタとＮチャネ
ルMOSトランジスタとで構成してもLSIを作成するために
できるだけ配線占有面積を小さくする要請に答えられな
い問題もあった。
ルMOSトランジスタとで構成してもLSIを作成するために
できるだけ配線占有面積を小さくする要請に答えられな
い問題もあった。
本発明は、上述の問題を解決するもので、消費電力を低
減しながら配線専有面積を縮小して、LSIの小型化に寄
与できるROMを提供することを目的とする。
減しながら配線専有面積を縮小して、LSIの小型化に寄
与できるROMを提供することを目的とする。
［問題点を解決するための手段］ 本発明の読出し専用記憶装置は、ＰチャネルMOSトラン
ジスタとＮチャネルMOSトランジスタとでROMセルが構成
され、前記ＰチャネルMOSトランジスタのソースは高電
圧電源に接続され、前記ＮチャネルMOSトランジスタの
ソースは低電圧電源に接続され、前記ＰチャネルMOSト
ランジスタのドレインとデータラインとの間または前記
ＮチャネルMOSトランジスタのドレインとデータライン
との間のいずれか一方のみが接続され、前記Ｐチャネル
MOSトランジスタのゲートと前記ＮチャネルMOSトランジ
スタのゲートには相異なる論理レベルのアドレスが入力
するように前記ＰチャネルMOSトランジスタのゲート入
力のアドレスラインにはインバータが挿入され、このRO
Mセルが同一のアドレスラインに複数段接続され、各段
のROMセルのデータラインは、前記ＰチャネルMOSトラン
ジスタのドレインと第１の節点との間に接続された出力
段ＰチャネルMOSトランジスタ及び前記Ｎチャネルトラ
ンジスタのドレインと前記第１の節点との間に接続され
た出力段ＮチャネルMOSトランジスタとによって構成さ
れるゲート回路であって、読出し信号によって前記出力
段Ｐチャネルトランジスタ及び出力段Ｎチャネルトラン
ジスタを導通させ指定された前記データラインの出力を
ROM出力として出力するゲート回路に接続されたことを
特徴とする ［実施例］ 次に、本発明の実施について図面を参照して説明する。
ジスタとＮチャネルMOSトランジスタとでROMセルが構成
され、前記ＰチャネルMOSトランジスタのソースは高電
圧電源に接続され、前記ＮチャネルMOSトランジスタの
ソースは低電圧電源に接続され、前記ＰチャネルMOSト
ランジスタのドレインとデータラインとの間または前記
ＮチャネルMOSトランジスタのドレインとデータライン
との間のいずれか一方のみが接続され、前記Ｐチャネル
MOSトランジスタのゲートと前記ＮチャネルMOSトランジ
スタのゲートには相異なる論理レベルのアドレスが入力
するように前記ＰチャネルMOSトランジスタのゲート入
力のアドレスラインにはインバータが挿入され、このRO
Mセルが同一のアドレスラインに複数段接続され、各段
のROMセルのデータラインは、前記ＰチャネルMOSトラン
ジスタのドレインと第１の節点との間に接続された出力
段ＰチャネルMOSトランジスタ及び前記Ｎチャネルトラ
ンジスタのドレインと前記第１の節点との間に接続され
た出力段ＮチャネルMOSトランジスタとによって構成さ
れるゲート回路であって、読出し信号によって前記出力
段Ｐチャネルトランジスタ及び出力段Ｎチャネルトラン
ジスタを導通させ指定された前記データラインの出力を
ROM出力として出力するゲート回路に接続されたことを
特徴とする ［実施例］ 次に、本発明の実施について図面を参照して説明する。
第１図は、従来のスタティック型ROMを改良したもので
あって、本発明の前提となる回路構成を示す回路図であ
る。
あって、本発明の前提となる回路構成を示す回路図であ
る。
ＰチャネルMOSトランジスタ１とＮチャネルMOSトランジ
スタ２はROMセルを構成するトランジスタで、Ｐチャネ
ルMOSトランジスタ１のソースは、高電圧電源６に接続
される。ＮチャネルMOSトランジスタ２のソースは低電
圧電源７に接続される。ＰチャネルMOSトランジスタ１
のゲートとＮチャネルトランジスタ２のゲートには、イ
ンバータ５により論理レベルの相異なるアドレス信号が
入力されることになっている。ＰチャネルMOSトランジ
スタ１のドレインとデータライン３が接続されず、Ｎチ
ャネルMOSトランジスタ２のドレインとデータライン４
が接続されている。そして、データライン３とデータラ
イン４が接続されてROM出力13としている。
スタ２はROMセルを構成するトランジスタで、Ｐチャネ
ルMOSトランジスタ１のソースは、高電圧電源６に接続
される。ＮチャネルMOSトランジスタ２のソースは低電
圧電源７に接続される。ＰチャネルMOSトランジスタ１
のゲートとＮチャネルトランジスタ２のゲートには、イ
ンバータ５により論理レベルの相異なるアドレス信号が
入力されることになっている。ＰチャネルMOSトランジ
スタ１のドレインとデータライン３が接続されず、Ｎチ
ャネルMOSトランジスタ２のドレインとデータライン４
が接続されている。そして、データライン３とデータラ
イン４が接続されてROM出力13としている。
このROMセルでの読出し動作を説明する。アドレスライ
ン10を選択したとき、ＮチャネルMOSトランジスタ２と
データライン４が接続されているので、データライン４
は低電圧電源７と同電圧となり、低電圧がROM出力13に
出力される。同様にアドレスライン11が選択されると、
高電圧電源６と同電位がROM出力13に出力される。
ン10を選択したとき、ＮチャネルMOSトランジスタ２と
データライン４が接続されているので、データライン４
は低電圧電源７と同電圧となり、低電圧がROM出力13に
出力される。同様にアドレスライン11が選択されると、
高電圧電源６と同電位がROM出力13に出力される。
すなわち、第１図に示す回路においては、高電圧電源６
から低電圧電源７へ向けて電流が流れることが無く、消
費電力を低減することができる。また、第１図の回路で
は、ハイレベル出力の場合はデータライン３は高電圧電
源６のレベルまで上昇し、ローレベル出力の場合はデー
タライン４は低電圧電源７のレベルまで加工するので、
ROM出力13の振幅を大きくすることができる。ところ
が、第１図に示す回路を複数個用いて記憶装置を構成す
る際には、これら複数個のROM出力13を選択する手段が
必要になるが、この選択手段として、例えば、ROM13にM
OSトランジスタのソース・ドレイン路を接続し、ゲート
電位によって選択的に導通制御を行うことにすると、こ
のMOSトランジスタの導電型に応じて、ハイレベル出力
がトランジスタの閾値電圧分低下し、または、ローレベ
ル出力がトランジスタの閾値分上昇してしまい、出力信
号の振幅が小さくなってしまうという問題が生じる。
から低電圧電源７へ向けて電流が流れることが無く、消
費電力を低減することができる。また、第１図の回路で
は、ハイレベル出力の場合はデータライン３は高電圧電
源６のレベルまで上昇し、ローレベル出力の場合はデー
タライン４は低電圧電源７のレベルまで加工するので、
ROM出力13の振幅を大きくすることができる。ところ
が、第１図に示す回路を複数個用いて記憶装置を構成す
る際には、これら複数個のROM出力13を選択する手段が
必要になるが、この選択手段として、例えば、ROM13にM
OSトランジスタのソース・ドレイン路を接続し、ゲート
電位によって選択的に導通制御を行うことにすると、こ
のMOSトランジスタの導電型に応じて、ハイレベル出力
がトランジスタの閾値電圧分低下し、または、ローレベ
ル出力がトランジスタの閾値分上昇してしまい、出力信
号の振幅が小さくなってしまうという問題が生じる。
したがって、上記のROMセル構成を用い、当該問題を解
決した本発明の実施例を第２図に示す。
決した本発明の実施例を第２図に示す。
この実施例は、ROMセルの接続を２段構成にし、上段側
のROM出力と下段側のROM出力の選択を行うものである。
出力段ＰチャネルMOSトランジスタ８及び出力段Ｎチャ
ネルMOSトランジスタ９をデータライン３とデータライ
ン４との間に接続する。上段側の出力段ＰチャネルMOS
トランジスタ及び出力段ＮチャネルMOSトランジスタ
８、９のゲートには、読出し信号16が、下段の出力段Ｐ
チャネルMOSトランジスタおよび出力段ＮチャネルMOSト
ランジスタ８、９のゲートには、読出し信号12が入力さ
れる。上段選択の場合には、読出し信号16をオン、下段
選択の場合には読出し信号12をオンする。ここでは、２
段構成について説明したが、３段以上の構成でも同様に
力側を接続すればよいことは明白である。
のROM出力と下段側のROM出力の選択を行うものである。
出力段ＰチャネルMOSトランジスタ８及び出力段Ｎチャ
ネルMOSトランジスタ９をデータライン３とデータライ
ン４との間に接続する。上段側の出力段ＰチャネルMOS
トランジスタ及び出力段ＮチャネルMOSトランジスタ
８、９のゲートには、読出し信号16が、下段の出力段Ｐ
チャネルMOSトランジスタおよび出力段ＮチャネルMOSト
ランジスタ８、９のゲートには、読出し信号12が入力さ
れる。上段選択の場合には、読出し信号16をオン、下段
選択の場合には読出し信号12をオンする。ここでは、２
段構成について説明したが、３段以上の構成でも同様に
力側を接続すればよいことは明白である。
このように、本実施例においては、一対のデータライン
３、４を有する列を複数段用いて記憶装置を構成した場
合であっても、ROM出力のハイレベル、ローレベルをそ
れぞれ、高電圧電源、低電圧電源の電位と等しくするこ
とができ、出力信号の振幅を大きくとることができる。
３、４を有する列を複数段用いて記憶装置を構成した場
合であっても、ROM出力のハイレベル、ローレベルをそ
れぞれ、高電圧電源、低電圧電源の電位と等しくするこ
とができ、出力信号の振幅を大きくとることができる。
［発明の効果］ 以上説明したように、本発明は、その動作において、Ｐ
チャネル又はＮチャネルのいずれか一方のMOSトランジ
スタをオンする構成によって消費電力を極めて少なくす
ることができる。そして、アドレスライン及びデータラ
インを複数段のROMセルで共用して使用することができ
るため、LSI配線における配線専有面積を削減すること
ができ、LSIの小型化信頼性向上に寄与することが大き
い。
チャネル又はＮチャネルのいずれか一方のMOSトランジ
スタをオンする構成によって消費電力を極めて少なくす
ることができる。そして、アドレスライン及びデータラ
インを複数段のROMセルで共用して使用することができ
るため、LSI配線における配線専有面積を削減すること
ができ、LSIの小型化信頼性向上に寄与することが大き
い。
第１図は、本発明の前提となる基本的回路構成を示す回
路図。 第２図は、本願発明の実施例の回路図。 第３図は、従来の一般的なROMの回路図。 １……ROMセルのＰチャネルMOSトランジスタ ２……ROMセルのＮチャネルMOSトランジスタ ３、４……データライン ５……インバータ ６……高電圧電源 ７……低電圧電源 ８……出力段ＰチャネルMOSトランジスタ ９……出力段ＮチャネルMOSトランジスタ 10、11……アドレスライン 12、16……読出し信号 13……ROM出力 14……バイアス用ＰチャネルMOSトランジスタ 15……ROMセルのＮチャネルMOSトランジスタ
路図。 第２図は、本願発明の実施例の回路図。 第３図は、従来の一般的なROMの回路図。 １……ROMセルのＰチャネルMOSトランジスタ ２……ROMセルのＮチャネルMOSトランジスタ ３、４……データライン ５……インバータ ６……高電圧電源 ７……低電圧電源 ８……出力段ＰチャネルMOSトランジスタ ９……出力段ＮチャネルMOSトランジスタ 10、11……アドレスライン 12、16……読出し信号 13……ROM出力 14……バイアス用ＰチャネルMOSトランジスタ 15……ROMセルのＮチャネルMOSトランジスタ
Claims (1)
- 【請求項１】ＰチャネルMOSトランジスタとＮチャネルM
OSトランジスタとでROMセルが構成され、前記Ｐチャネ
ルMOSトランジスタのソースは高電圧電源に接続され、
前記ＮチャネルMOSトランジスタのソースは低電圧電源
に接続され、前記ＰチャネルMOSトランジスタのドレイ
ンとデータラインとの間または前記ＮチャネルMOSトラ
ンジスタのドレインとデータラインとの間のいずれか一
方のみが接続され、前記ＰチャネルMOSトランジスタの
ゲートと前記ＮチャネルMOSトランジスタのゲートには
相異なる論理レベルのアドレスが入力するように前記Ｐ
チャネルMOSトランジスタのゲート入力のアドレスライ
ンにはインバータが挿入され、このROMセルが同一のア
ドレスラインに複数段接続され、各段のROMセルのデー
タラインは、前記ＰチャネルMOSトランジスタのドレイ
ンと第１の節点との間に接続された出力段ＰチャネルMO
Sトランジスタ及び前記Ｎチャネルトランジスタのドレ
インと前記第１の節点との間に接続された出力段Ｎチャ
ネルMOSトランジスタとによって構成されるゲート回路
であって、読出し信号によって前記出力段Ｐチャネルト
ランジスタ及び出力段Ｎチャネルトランジスタを導通さ
せ指定された前記データラインの出力をROM出力として
出力するゲート回路に接続されたことを特徴とする読出
し専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27927586A JPH0795399B2 (ja) | 1986-11-21 | 1986-11-21 | 読出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27927586A JPH0795399B2 (ja) | 1986-11-21 | 1986-11-21 | 読出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253597A JPS63253597A (ja) | 1988-10-20 |
| JPH0795399B2 true JPH0795399B2 (ja) | 1995-10-11 |
Family
ID=17608893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27927586A Expired - Lifetime JPH0795399B2 (ja) | 1986-11-21 | 1986-11-21 | 読出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795399B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302436A (ja) * | 2005-04-22 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168198A (ja) * | 1985-01-18 | 1986-07-29 | Matsushita Electric Ind Co Ltd | Ｍｏｓ記憶装置 |
-
1986
- 1986-11-21 JP JP27927586A patent/JPH0795399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253597A (ja) | 1988-10-20 |
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