JPH0795826B2 - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPH0795826B2 JPH0795826B2 JP60113191A JP11319185A JPH0795826B2 JP H0795826 B2 JPH0795826 B2 JP H0795826B2 JP 60113191 A JP60113191 A JP 60113191A JP 11319185 A JP11319185 A JP 11319185A JP H0795826 B2 JPH0795826 B2 JP H0795826B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- generation circuit
- sampling
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCCD（Charge Coupled Device）撮像素子の駆動
に用いられるタイミング信号発生回路に関する。
に用いられるタイミング信号発生回路に関する。
本発明は、CCD撮像素子の出力水平レジスタを駆動する
クロックパルスと、上記CCD撮像素子から得られる信号
から撮像信号のみを取り出すためのサンプルホールド回
路に供給されるサンプリングパルスとを少なくとも発生
するタイミング信号発生回路において、外部から調整で
きる上記サンプリングパルスの位相調整機能を付加する
ことにより、CCD撮像素子の種々の駆動回路に容易に対
応できるようにするものである。
クロックパルスと、上記CCD撮像素子から得られる信号
から撮像信号のみを取り出すためのサンプルホールド回
路に供給されるサンプリングパルスとを少なくとも発生
するタイミング信号発生回路において、外部から調整で
きる上記サンプリングパルスの位相調整機能を付加する
ことにより、CCD撮像素子の種々の駆動回路に容易に対
応できるようにするものである。
一般に、CCD撮像素子は複数のパルスにより駆動され、
光電変換と走査の２つの機能を実現している。例えば第
２図に示すCCD駆動回路系では、水平方向については第
３図のタイミングチャートに示すようなCCD撮像素子20
の水平出力レジスタ20aの駆動用の２つの駆動パルスφH
1，φH2と、水平出力レジスタ20aの出力段20bの駆動用
の駆動パルスφPGが用いられている。
光電変換と走査の２つの機能を実現している。例えば第
２図に示すCCD駆動回路系では、水平方向については第
３図のタイミングチャートに示すようなCCD撮像素子20
の水平出力レジスタ20aの駆動用の２つの駆動パルスφH
1，φH2と、水平出力レジスタ20aの出力段20bの駆動用
の駆動パルスφPGが用いられている。
上記サンプリングパルスφH1，φH2はドライバ23,24を
介して上記水平出力レジスタ20aを構成する電極20cに印
加され、該水平出力レジスタ20aの蓄積された信号電荷
の転送に用いられる。また、上記駆動パルスφPGは、ド
ライバ25を介して上記出力段20bのプリチャージゲート2
0dに印加される。該出力段20bにおいて検出された信号
はバッファーアンプ20eを介してCDS（Co・related Doub
le Sampling）回路21に出力される。
介して上記水平出力レジスタ20aを構成する電極20cに印
加され、該水平出力レジスタ20aの蓄積された信号電荷
の転送に用いられる。また、上記駆動パルスφPGは、ド
ライバ25を介して上記出力段20bのプリチャージゲート2
0dに印加される。該出力段20bにおいて検出された信号
はバッファーアンプ20eを介してCDS（Co・related Doub
le Sampling）回路21に出力される。
このCDS回路21は、バッファーアンプ21a、サンプルホー
ルド回路21b,21c,21d、差動アンプ21e等より構成されて
おり、２つのサンプリングパルスSHP,SHDを用いて上記
検出信号からノイズを除去し撮像信号のみを取り出す。
ルド回路21b,21c,21d、差動アンプ21e等より構成されて
おり、２つのサンプリングパルスSHP,SHDを用いて上記
検出信号からノイズを除去し撮像信号のみを取り出す。
ここで用いられるサンプリングパルスSHP,SHDは、上記C
CD撮像素子20を直接駆動するのではないが、撮像信号を
取り出すためにはこのCCD駆動回路系では必須のパルス
であり、上記駆動パルスφH2，φH1，φPGを発生するタ
イミング信号発生回路22より供給される。また、垂直方
向関係のパルスについても複数のパルスが必要であり
（図示せず）、これら水平方向及び垂直方向のパルスは
上記タイミング信号発生回路22より供給され、該タイミ
ング信号発生回路22は、LSI（Large Scale Integrated
Circuit）化されているのが一般的である。
CD撮像素子20を直接駆動するのではないが、撮像信号を
取り出すためにはこのCCD駆動回路系では必須のパルス
であり、上記駆動パルスφH2，φH1，φPGを発生するタ
イミング信号発生回路22より供給される。また、垂直方
向関係のパルスについても複数のパルスが必要であり
（図示せず）、これら水平方向及び垂直方向のパルスは
上記タイミング信号発生回路22より供給され、該タイミ
ング信号発生回路22は、LSI（Large Scale Integrated
Circuit）化されているのが一般的である。
上述の駆動パルス群は、上記CCD撮像素子20の正規な動
作、安定動作、マージン、ノイズリジェクト能力等を保
証するため、厳密な位相関係を満足する必要がある。
作、安定動作、マージン、ノイズリジェクト能力等を保
証するため、厳密な位相関係を満足する必要がある。
ところで、上記CCD撮像素子20は容量性の重負荷である
ため、上記タイミング信号発生回路−22より直接上記駆
動パルスφH1，φH2，φPGを供給することができず、上
記ドライバー23,24,25を介して供給している。このと
き、これらドライバー23,24,25によって伝達遅延が生じ
る。例えば第３図に示すタイミングチャートにおいて、
駆動パルスφH1は上記ドライバー24を経ることによって
遅延時間tdrが付加されたパルスφH1Eとして上記CCD撮
像素子20に供給される。同様に駆動パルスφH2，φPGも
遅延時間tdrが付加され、各々φH2E，φPGEとして上記C
CD撮像素子20に供給される。
ため、上記タイミング信号発生回路−22より直接上記駆
動パルスφH1，φH2，φPGを供給することができず、上
記ドライバー23,24,25を介して供給している。このと
き、これらドライバー23,24,25によって伝達遅延が生じ
る。例えば第３図に示すタイミングチャートにおいて、
駆動パルスφH1は上記ドライバー24を経ることによって
遅延時間tdrが付加されたパルスφH1Eとして上記CCD撮
像素子20に供給される。同様に駆動パルスφH2，φPGも
遅延時間tdrが付加され、各々φH2E，φPGEとして上記C
CD撮像素子20に供給される。
また、上記CCD撮像素子20内の出力段20bより得られる信
号S1は、バッファーアンプ20eを介して出力されるた
め、同図に示すように該バッファーアンプ20eによる伝
達遅延時間tbufが付加された信号S2として出力される。
号S1は、バッファーアンプ20eを介して出力されるた
め、同図に示すように該バッファーアンプ20eによる伝
達遅延時間tbufが付加された信号S2として出力される。
この信号S2から、ノイズを除去し、撮像信号を取り出す
上記CDS回路21では２つのサンプリングパルスSHP,SHDを
用いているが、上記タイミング信号発生回路22より供給
されるサンプリングパルスSHP,SHDはドライバー26,27を
経ているので、伝達遅延時間が付加されている。従っ
て、上記CDS回路21には、第３図に示すように遅延時間
ｔ′drが付加されたサンプリングパルスSHPE,SHDEが供
給される。該CDS回路21では、このサンプリングパルスS
HPE,SHDEを用いて、上記CCD撮像素子20より得られた信
号S2から、ノイズを除去し、階段状の撮像信号を出力す
る。
上記CDS回路21では２つのサンプリングパルスSHP,SHDを
用いているが、上記タイミング信号発生回路22より供給
されるサンプリングパルスSHP,SHDはドライバー26,27を
経ているので、伝達遅延時間が付加されている。従っ
て、上記CDS回路21には、第３図に示すように遅延時間
ｔ′drが付加されたサンプリングパルスSHPE,SHDEが供
給される。該CDS回路21では、このサンプリングパルスS
HPE,SHDEを用いて、上記CCD撮像素子20より得られた信
号S2から、ノイズを除去し、階段状の撮像信号を出力す
る。
このように、CCD駆動回路系では、上記タイミング信号
発生回路22の各出力端子における各々の出力パルスの位
相関係が厳密に一致している場合でも、ドライバー23,2
4,25等を経た上記CCD撮像素子20あるいは上記CDS回路21
の入力端子では、上記ドライバー23,24,25,26,27により
遅延時間が付加されているため、これらの遅延時間を考
慮して上記位相関係を設定する必要がある。
発生回路22の各出力端子における各々の出力パルスの位
相関係が厳密に一致している場合でも、ドライバー23,2
4,25等を経た上記CCD撮像素子20あるいは上記CDS回路21
の入力端子では、上記ドライバー23,24,25,26,27により
遅延時間が付加されているため、これらの遅延時間を考
慮して上記位相関係を設定する必要がある。
一般に高解像度のCCD撮像装置では、CCD内の素子数が増
加しており必然的に上述の駆動パルスは高速になる。従
って、周期の短かい高速駆動パルスに対しては、上述の
遅延の問題はさらに厳しくなり、上記タイミング信号発
生回路は画一的な位相関係でサンプリングパルス等を出
力するだけでは、上記CCD撮像素子の種々の駆動回路系
に対応することが困難であるという問題が生じている。
加しており必然的に上述の駆動パルスは高速になる。従
って、周期の短かい高速駆動パルスに対しては、上述の
遅延の問題はさらに厳しくなり、上記タイミング信号発
生回路は画一的な位相関係でサンプリングパルス等を出
力するだけでは、上記CCD撮像素子の種々の駆動回路系
に対応することが困難であるという問題が生じている。
本発明はこのような問題に鑑みて成されたものであり、
サンプリングパルス等の位相及びデューティ比の調整を
可能とし、種々の駆動回路系に容易に対応できるタイミ
ング信号発生回路を提供することを目的とする。
サンプリングパルス等の位相及びデューティ比の調整を
可能とし、種々の駆動回路系に容易に対応できるタイミ
ング信号発生回路を提供することを目的とする。
上述の目的を達成するために本発明では、CCD撮像素子
の出力水平レジスタを駆動するクロックパルスと、上記
CCD撮像素子から得られた信号をサンプルホールドして
信号部分を取り出すためのサンプルホールド回路に供給
されるサンプリングパルスとを少なくとも発生するタイ
ミング信号発生回路において、上記クロックパルスを生
成するクロック生成回路と、上記クロック生成回路から
基準パルスが供給される直列接続された複数の遅延回路
と、上記遅延回路により得られる各々遅延時間の異なる
複数のパルスからそれぞれ１つのパルスを選択する複数
の選択回路と、上記複数の選択回路により選択された複
数のパルスから上記サンプリングパルスを生成する論理
演算回路と、外部からの制御信号に応じて上記複数の選
択回路の選択動作を制御する制御回路とを備え、上記制
御回路による外部からの制御信号に応じた上記複数の選
択回路の選択動作によって、上記サンプリングパルスの
位相及びデューティ比を調整するようにしたことを特徴
とする。
の出力水平レジスタを駆動するクロックパルスと、上記
CCD撮像素子から得られた信号をサンプルホールドして
信号部分を取り出すためのサンプルホールド回路に供給
されるサンプリングパルスとを少なくとも発生するタイ
ミング信号発生回路において、上記クロックパルスを生
成するクロック生成回路と、上記クロック生成回路から
基準パルスが供給される直列接続された複数の遅延回路
と、上記遅延回路により得られる各々遅延時間の異なる
複数のパルスからそれぞれ１つのパルスを選択する複数
の選択回路と、上記複数の選択回路により選択された複
数のパルスから上記サンプリングパルスを生成する論理
演算回路と、外部からの制御信号に応じて上記複数の選
択回路の選択動作を制御する制御回路とを備え、上記制
御回路による外部からの制御信号に応じた上記複数の選
択回路の選択動作によって、上記サンプリングパルスの
位相及びデューティ比を調整するようにしたことを特徴
とする。
本発明のタイミング信号発生回路では、上記制御回路に
より外部からの入力信号に応じて、上記選択回路が制御
され、上記遅延回路から、所定の遅延時間を有するパル
スが選択されて、サンプリングパルスとして出力され
る。
より外部からの入力信号に応じて、上記選択回路が制御
され、上記遅延回路から、所定の遅延時間を有するパル
スが選択されて、サンプリングパルスとして出力され
る。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本実施例のタイミング信号発生回路のブロック
図であり、この回路は、第２図に示した一般的なCCD駆
動回路系においてCCD撮像素子20及びCDS回路21に所要の
駆動パルスを供給するタイミング信号発生回路22に相当
する。すなわち、CCD撮像素子の水平出力レジスタ駆動
用の駆動パルスφH1，φH2及び上記水平出力レジスタの
出力段に供給するプリチャージ用のパルスφPG,CDS回路
用の２つのサンプリングパルスSHP,SHDを出力する。
図であり、この回路は、第２図に示した一般的なCCD駆
動回路系においてCCD撮像素子20及びCDS回路21に所要の
駆動パルスを供給するタイミング信号発生回路22に相当
する。すなわち、CCD撮像素子の水平出力レジスタ駆動
用の駆動パルスφH1，φH2及び上記水平出力レジスタの
出力段に供給するプリチャージ用のパルスφPG,CDS回路
用の２つのサンプリングパルスSHP,SHDを出力する。
第１図に示すようにこのタイミング信号発生回路は、ク
ロック生成回路７、複数の遅延回路DL1,DL2,…,DLN、セ
レクタ9,10,11,12,13,14、デコーダ８、論理積回路15,1
6,17等より構成されている。
ロック生成回路７、複数の遅延回路DL1,DL2,…,DLN、セ
レクタ9,10,11,12,13,14、デコーダ８、論理積回路15,1
6,17等より構成されている。
上記駆動パルスφH1，φH2は上記クロック生成回路７に
おいて生成され、各々出力端子1,2より出力される。こ
のタイミング信号発生回路より出力される上記パルスφ
PG,SHP,SHDは、上記駆動パルスφH1，φH2を基準とす
る。
おいて生成され、各々出力端子1,2より出力される。こ
のタイミング信号発生回路より出力される上記パルスφ
PG,SHP,SHDは、上記駆動パルスφH1，φH2を基準とす
る。
上記クロック生成回路７からは、基準パルスSDPが上記
遅延回路DL1に供給され、各々の遅延回路DL1,DL2,…,DL
Nから所定の遅延量を伴なったパルスSDL1,SDL2,…,SDLN
が出力される。これらの信号SDL1,SDL2,…,SDLNは、セ
レクタ9,…,14に供給される。
遅延回路DL1に供給され、各々の遅延回路DL1,DL2,…,DL
Nから所定の遅延量を伴なったパルスSDL1,SDL2,…,SDLN
が出力される。これらの信号SDL1,SDL2,…,SDLNは、セ
レクタ9,…,14に供給される。
このセレクタ9,10,…,14は、入力されるパルスSDL1,SDL
2,…,SDLNから１つのパルスを選択して出力する回路で
あり、その制御はデコーダ８により行なわれる。すなわ
ち、上記デコーダ８より出力される制御データCS1,CS2,
…,CS6に応じて上記セレクタ9,10,…,14の選択動作が行
なわれる。
2,…,SDLNから１つのパルスを選択して出力する回路で
あり、その制御はデコーダ８により行なわれる。すなわ
ち、上記デコーダ８より出力される制御データCS1,CS2,
…,CS6に応じて上記セレクタ9,10,…,14の選択動作が行
なわれる。
上記セレクタ９及び10の出力信号は論理積回路15に供給
され、上記CCD撮像素子のプリチャージ用のパルスφPG
が出力端子５より出力される。
され、上記CCD撮像素子のプリチャージ用のパルスφPG
が出力端子５より出力される。
また、上記セレクタ11及び12の出力信号を論理積回路16
に通すことにより、サンプリングパルスSHPが生成され
出力端子４より出力される。同様に上記セレクタ13及び
14の出力信号を論理積回路17を通すことによりサンプリ
ングパルスSHDが生成され出力端子３より出力される。
に通すことにより、サンプリングパルスSHPが生成され
出力端子４より出力される。同様に上記セレクタ13及び
14の出力信号を論理積回路17を通すことによりサンプリ
ングパルスSHDが生成され出力端子３より出力される。
ここで、上記セレクタ９及び10、上記セレクタ11及び1
2、上記セレクタ13及び14の論理積を取るのは、各々の
パルスφPG,SHP,SHDのデューティー比を可変とするため
である。
2、上記セレクタ13及び14の論理積を取るのは、各々の
パルスφPG,SHP,SHDのデューティー比を可変とするため
である。
上記デコーダ８は、スイッチ回路18より入力端子６に供
給されるデータに基づいて上述の制御データCS1,CS2,
…,CS6を出力する。従って、上記スイッチ回路18の操作
により、例えば上記セレクタ9,10が、供給されるパルス
SDL1,SDL2,…,SDLNのうち遅延量の大きいパルスを選択
するようにすれば、上記駆動パルスφPGは上記駆動パル
スφH1等よりも位相が遅れたパルスとなる。また、この
とき、例えば上記セレクタ９の選択するパルスに対して
異なるパルスを上記セレクタ10が選択するようにすれ
ば、上記駆動パルスφPGのデューティー比の調整をする
こともできる。
給されるデータに基づいて上述の制御データCS1,CS2,
…,CS6を出力する。従って、上記スイッチ回路18の操作
により、例えば上記セレクタ9,10が、供給されるパルス
SDL1,SDL2,…,SDLNのうち遅延量の大きいパルスを選択
するようにすれば、上記駆動パルスφPGは上記駆動パル
スφH1等よりも位相が遅れたパルスとなる。また、この
とき、例えば上記セレクタ９の選択するパルスに対して
異なるパルスを上記セレクタ10が選択するようにすれ
ば、上記駆動パルスφPGのデューティー比の調整をする
こともできる。
このような位相の調整は、このタイミング信号発生回路
により、上記CCD撮像素子及び上記CDS回路等を駆動しな
がら、所定の箇所の信号を観測して行なう。これによ
り、例えば上記CCD撮像素子の違いや上記CDS回路の変更
等に対しても、最適な位相関係に容易に設定することが
できる。
により、上記CCD撮像素子及び上記CDS回路等を駆動しな
がら、所定の箇所の信号を観測して行なう。これによ
り、例えば上記CCD撮像素子の違いや上記CDS回路の変更
等に対しても、最適な位相関係に容易に設定することが
できる。
なお、上記スイッチ回路18の代わりに、上記デコーダ８
に与えるデータをROM（Read Only Memory）から供給す
るようにしてもよい。これは、例えばCCDの欠陥補正に
用いられているROMの空領域を用いて行なうことができ
る。
に与えるデータをROM（Read Only Memory）から供給す
るようにしてもよい。これは、例えばCCDの欠陥補正に
用いられているROMの空領域を用いて行なうことができ
る。
以上述べたように本発明のタイミング信号発生回路は、
制御回路により外部からの制御信号に応じて複数の選択
回路の選択動作を制御することよって、サンプリングパ
ルスの位相及びデューティ比を調整することができる。
従って、CCD撮像素子の違いやCDS回路などの各種駆動回
路系の変更に対しても、サンプリングパルスの位相及び
デューティ比を最適な状態に調整することが可能にな
る。
制御回路により外部からの制御信号に応じて複数の選択
回路の選択動作を制御することよって、サンプリングパ
ルスの位相及びデューティ比を調整することができる。
従って、CCD撮像素子の違いやCDS回路などの各種駆動回
路系の変更に対しても、サンプリングパルスの位相及び
デューティ比を最適な状態に調整することが可能にな
る。
第１図は本発明の一実施例のブロック図である。 第２図は一般的なCCD駆動回路系のブロック図である。 第３図は第２図に示すCCD駆動回路系におけるパルスの
遅延を説明するためのタイミングチャートである。 1,2,3,4,5……出力端子 ６……入力端子 ７……クロック生成回路 ８……デコーダ 9,10,11,12,13,14……セレクタ 15,16,17……論理積回路 DL1,DL2,…,DLN……遅延回路
遅延を説明するためのタイミングチャートである。 1,2,3,4,5……出力端子 ６……入力端子 ７……クロック生成回路 ８……デコーダ 9,10,11,12,13,14……セレクタ 15,16,17……論理積回路 DL1,DL2,…,DLN……遅延回路
フロントページの続き (56)参考文献 特開 昭58−10978（ＪＰ，Ａ) 特開 昭50−131737（ＪＰ，Ａ) 実開 昭57−56037（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】CCD（Charge Coupled Device）撮像素子の
出力水平レジスタを駆動するクロックパルスと、上記CC
D撮像素子から得られた信号をサンプルホールドして信
号部分を取り出すためのサンプルホールド回路に供給さ
れるサンプリングパルスとを少なくとも発生するタイミ
ングパルス発生回路において、 上記クロックパルスを生成するクロック生成回路と、 上記クロック生成回路から基準パルスが供給される直列
接続された複数の遅延回路と、 上記遅延回路により得られる各々遅延時間の異なる複数
のパルスからそれぞれ１つのパルスを選択する複数の選
択回路と、 上記複数の選択回路により選択された複数のパルスから
上記サンプリングパルスを生成する論理演算回路と、 外部からの制御信号に応じて上記複数の選択回路の選択
動作を制御する制御回路とを備え、 上記制御回路による外部からの制御信号に応じた上記複
数の選択回路の選択動作によって、上記サンプリングパ
ルスの位相及びデューティ比を調整するようにしたこと
を特徴とするタイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113191A JPH0795826B2 (ja) | 1985-05-28 | 1985-05-28 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113191A JPH0795826B2 (ja) | 1985-05-28 | 1985-05-28 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61273079A JPS61273079A (ja) | 1986-12-03 |
| JPH0795826B2 true JPH0795826B2 (ja) | 1995-10-11 |
Family
ID=14605859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113191A Expired - Lifetime JPH0795826B2 (ja) | 1985-05-28 | 1985-05-28 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795826B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770997B2 (ja) * | 1986-02-03 | 1995-07-31 | 日本電気株式会社 | 位相比較器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131737A (ja) * | 1974-04-05 | 1975-10-18 | ||
| JPS5756037U (ja) * | 1980-09-19 | 1982-04-01 | ||
| JPS5810978A (ja) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | 固体撮像装置 |
-
1985
- 1985-05-28 JP JP60113191A patent/JPH0795826B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61273079A (ja) | 1986-12-03 |
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