JPH0797119B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH0797119B2 JPH0797119B2 JP15858389A JP15858389A JPH0797119B2 JP H0797119 B2 JPH0797119 B2 JP H0797119B2 JP 15858389 A JP15858389 A JP 15858389A JP 15858389 A JP15858389 A JP 15858389A JP H0797119 B2 JPH0797119 B2 JP H0797119B2
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- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電圧比較回路に関し、特にMOS−FETで構成され
た電圧比較回路に関する。
た電圧比較回路に関する。
従来、さまざまな電圧比較回路が考案されているが、例
えばElectronics/June2,1982 P.144 Fig.4に記載された
電圧比較回路が考案されている。この電圧比較回路は第
６図に示したように、第１及び第２の入力端子（IN及び
▲▼）と出力端子（OUT）を具備し、第１の電源端
子（Vcc）と第２の電源端子（GND）間に直列接続された
第１及び第２のＮチャネル型MOS−FET（Qi1及びQi2:iは
１以上の整数）より成り、第２のＮチャネル型MOS−FET
（Qi2）のゲートを入力に、第１及び第２のＮチャネル
型MOS−FET（Qi1及びQi2）の接続点（）を出力とする
直列回路（直列回路ｉ）を例えば６段、縦続接続する
（ｉを１〜６の整数とする）ことにより構成され、偶数
段目の直列回路（直列回路2,4,6）を構成する第１のＮ
チャネル型MS−FET（Q21,Q41,Q61）のゲートを第１の入
力端子（IN）に、奇数段目の直列回路（直列回路1,3,
5）を構成する第１のＮチャネル型MOS−FET（Q11,Q31,Q
5）のゲートを第２の入力端子（▲▼に接続し、初
段の直列回路（直列回路１）における入力（Q12のゲー
ト）と出力（）を接続すると共に、最終段の直列回路
（直列回路６）における出力（）が出力端子（OUT）
に接続されて構成されている。
えばElectronics/June2,1982 P.144 Fig.4に記載された
電圧比較回路が考案されている。この電圧比較回路は第
６図に示したように、第１及び第２の入力端子（IN及び
▲▼）と出力端子（OUT）を具備し、第１の電源端
子（Vcc）と第２の電源端子（GND）間に直列接続された
第１及び第２のＮチャネル型MOS−FET（Qi1及びQi2:iは
１以上の整数）より成り、第２のＮチャネル型MOS−FET
（Qi2）のゲートを入力に、第１及び第２のＮチャネル
型MOS−FET（Qi1及びQi2）の接続点（）を出力とする
直列回路（直列回路ｉ）を例えば６段、縦続接続する
（ｉを１〜６の整数とする）ことにより構成され、偶数
段目の直列回路（直列回路2,4,6）を構成する第１のＮ
チャネル型MS−FET（Q21,Q41,Q61）のゲートを第１の入
力端子（IN）に、奇数段目の直列回路（直列回路1,3,
5）を構成する第１のＮチャネル型MOS−FET（Q11,Q31,Q
5）のゲートを第２の入力端子（▲▼に接続し、初
段の直列回路（直列回路１）における入力（Q12のゲー
ト）と出力（）を接続すると共に、最終段の直列回路
（直列回路６）における出力（）が出力端子（OUT）
に接続されて構成されている。
次に第７図も参照しながら動作の説明をする。第１の入
力端子（IN）に印加された電圧をvIN、第２の入力端子
（▲▼）に印加された電圧をｖ▲▼、〜の
電位をＶ 〜ｖ とし、Ｎチャネル型MOS−FET（Q11〜Q
62）のβを（βQ11〜βQ62）、しきい値電圧をVTとする
と、各直列回路において次式が成立する。
力端子（IN）に印加された電圧をvIN、第２の入力端子
（▲▼）に印加された電圧をｖ▲▼、〜の
電位をＶ 〜ｖ とし、Ｎチャネル型MOS−FET（Q11〜Q
62）のβを（βQ11〜βQ62）、しきい値電圧をVTとする
と、各直列回路において次式が成立する。
ここで、βQ11＝βQ21＝βQ31＝βQ41＝βQ51＝βQ61及
びβQ12＝βQ22＝βQ32＝βQ42＝βQ52＝βQ62となるよ
うに設定した場合、βQ12＝βQ22より１式と２式の右辺
が等しくなり次式が成立する。
びβQ12＝βQ22＝βQ32＝βQ42＝βQ52＝βQ62となるよ
うに設定した場合、βQ12＝βQ22より１式と２式の右辺
が等しくなり次式が成立する。
さらにβQ11＝βQ21よりｖ は次式で与えられる。
ｖ ＝ｖ ＋（vIN−ｖ▲▼） ……８式 まず、vIN＝ｖ▲▼の場合８式よりｖ ＝ｖ とな
る。さらにｖ ＝ｖ 及びβQ12＝βQ32より１式と３式
の右辺も等しくなり が成立し、さらにβQ11＝βQ31よりｖ ＝ｖ となる。
以降同様にｖ ＝ｖ ,v ＝ｖ ,v ＝ｖ となる。
る。さらにｖ ＝ｖ 及びβQ12＝βQ32より１式と３式
の右辺も等しくなり が成立し、さらにβQ11＝βQ31よりｖ ＝ｖ となる。
以降同様にｖ ＝ｖ ,v ＝ｖ ,v ＝ｖ となる。
次にｖ▲▼が一定値でvINが変化した場合の動作を
説明する。ｖ▲▼が一定値であるので１式よりvIN
が変化してもｖ は一定値であることがわかり、第７図
に示されている。ｖ は８式で与えられ第７図に示
されている。ｖ であるが、vIN＞ｖ▲▼となりｖ
が上昇した場合３式を満足する為にはｖ が下降する
必要があり、逆にvIN＜ｖ▲▼となりｖ が下降し
た場合３式を満足する為にはｖ が上昇する必要があ
る。ｖ は第７図に示されている。同様にしてvIN＞
ｖ▲▼の場合ｖ が上昇、ｖ が下降しｖ が上昇
して出力端子（OUT）からハイが出力され、vIN＜ｖ
▲▼の場合ｖ が下降、ｖ が上昇しｖ が下降し
て出力端子（OUT）からロウが出力される。
説明する。ｖ▲▼が一定値であるので１式よりvIN
が変化してもｖ は一定値であることがわかり、第７図
に示されている。ｖ は８式で与えられ第７図に示
されている。ｖ であるが、vIN＞ｖ▲▼となりｖ
が上昇した場合３式を満足する為にはｖ が下降する
必要があり、逆にvIN＜ｖ▲▼となりｖ が下降し
た場合３式を満足する為にはｖ が上昇する必要があ
る。ｖ は第７図に示されている。同様にしてvIN＞
ｖ▲▼の場合ｖ が上昇、ｖ が下降しｖ が上昇
して出力端子（OUT）からハイが出力され、vIN＜ｖ
▲▼の場合ｖ が下降、ｖ が上昇しｖ が下降し
て出力端子（OUT）からロウが出力される。
上述した従来の電圧比較回路は、入力に正帰還がかかる
ので、高いインピーダンスを介して電圧比較回路の入力
に電圧を印加した場合、動作が不安定になるという欠点
がありり、以降で簡単に説明しておく。
ので、高いインピーダンスを介して電圧比較回路の入力
に電圧を印加した場合、動作が不安定になるという欠点
がありり、以降で簡単に説明しておく。
電圧比較回路を構成しているMOS−FETには第８図に示し
たようにゲートとドレイン間及びゲートとソース間に寄
生容量（CGD及びCGS）が存在している。従って第６図に
おいて，及びと第２の入力端子（▲▼）がQ
11,Q31及びQ51のCGSで、又，及びと第１の入力端
子（IN）がQ21,Q41及びQ61のCGSで容量結合しており、
第９図に示したようにCGSのインピーダンスと同等若し
くはそれ以上の高インピーダンス（ZO及びＺ ）を介し
て電圧比較回路の入力（IN及び▲▼）に電圧（vO及
びｖ ）を印加した場合の動作を、第10図を参照しなが
ら説明する。第10図において、t0ではvo＜ｖ であり入
力端子（IN及び▲▼）の電圧（vIN及び
ｖ▲▼）もvO及びｖ に等しく、前述した動作に従
って〜の電位が決まり、出力端子（OUT）からロウ
が出力されている。次にt1でvo,v が変化して、vo＞ｖ
となり、同様にvIN,v▲▼も変化する。vIN,v
▲▼の変化に従って，及びの電位が下降を、
又，及びの電位が上昇を開始する。t2以降vO及び
ｖ は一定値となるが、遅延がある為の，及びの
電位はさらに下降を続け、，及びの電位は上昇を
続ける。ここでvOは高インピーダンス（Ｚ ）を介して
第２の入力端子（▲▼）に接続され，及びは
Q11,Q13及びQ51のCGSで第２の入力端子（▲▼）と
容量結合している為、，及びの電位の下降と共に
ｖ▲▼も引き下げられ、ｖ 以下の電位となる。同
様にvOも高インピーダンス（ZO）を介して第１の入力端
子（IN）に接続され、，及びはQ21,Q41及びQ61の
CGSで第１の入力端子（IN）と容量結合している為、
，及びの電位の上昇と共にvINも引き上げられ、v
O以上の電位となり、〜の電位はvINがｖ▲▼に
対応した電位となり出力端子（OUT）からハイが出力さ
れる。t3で〜の電位が一旦安定するとvINはvOに等
しくなるべく下降し、ｖ▲▼′はｖ に等しくなる
べく上昇する。ここで〜の電位はvIN＝vO及びｖ
▲▼＝ｖ に対応する電位になるべく、，及び
の電位は僅かに上昇し、，及びの電位は僅かに
下降する。この時Q11,Q31及びQ51のCGSによりｖ
▲▼が引き上げられると共に、Q21,Q41及びQ61のC
GSによりvINが引き下げられて、従って，及びの
電位はさらに上昇し、，及びの電位はさらに下降
する。この為、t4でvINはvO以下に引き下げられ、ｖ
▲▼はｖ 以上に引き上げられて、出力端子（OU
T）の信号がハイから再びロウに反転してしまう。t5で
〜の電位が一旦安定すると、vINはvOに等しくなる
べく上昇し、ｖ▲▼はｖ に等しくなるべく下降
し、vIN及びｖ▲▼に対応して〜の電位も変動
する。t5以降、前述したt2〜t5の動作を繰り返し、出力
が安定するまでに長い時間を要するか、若しくは発振状
態となり出力が定まらなくなるという欠点がある。
たようにゲートとドレイン間及びゲートとソース間に寄
生容量（CGD及びCGS）が存在している。従って第６図に
おいて，及びと第２の入力端子（▲▼）がQ
11,Q31及びQ51のCGSで、又，及びと第１の入力端
子（IN）がQ21,Q41及びQ61のCGSで容量結合しており、
第９図に示したようにCGSのインピーダンスと同等若し
くはそれ以上の高インピーダンス（ZO及びＺ ）を介し
て電圧比較回路の入力（IN及び▲▼）に電圧（vO及
びｖ ）を印加した場合の動作を、第10図を参照しなが
ら説明する。第10図において、t0ではvo＜ｖ であり入
力端子（IN及び▲▼）の電圧（vIN及び
ｖ▲▼）もvO及びｖ に等しく、前述した動作に従
って〜の電位が決まり、出力端子（OUT）からロウ
が出力されている。次にt1でvo,v が変化して、vo＞ｖ
となり、同様にvIN,v▲▼も変化する。vIN,v
▲▼の変化に従って，及びの電位が下降を、
又，及びの電位が上昇を開始する。t2以降vO及び
ｖ は一定値となるが、遅延がある為の，及びの
電位はさらに下降を続け、，及びの電位は上昇を
続ける。ここでvOは高インピーダンス（Ｚ ）を介して
第２の入力端子（▲▼）に接続され，及びは
Q11,Q13及びQ51のCGSで第２の入力端子（▲▼）と
容量結合している為、，及びの電位の下降と共に
ｖ▲▼も引き下げられ、ｖ 以下の電位となる。同
様にvOも高インピーダンス（ZO）を介して第１の入力端
子（IN）に接続され、，及びはQ21,Q41及びQ61の
CGSで第１の入力端子（IN）と容量結合している為、
，及びの電位の上昇と共にvINも引き上げられ、v
O以上の電位となり、〜の電位はvINがｖ▲▼に
対応した電位となり出力端子（OUT）からハイが出力さ
れる。t3で〜の電位が一旦安定するとvINはvOに等
しくなるべく下降し、ｖ▲▼′はｖ に等しくなる
べく上昇する。ここで〜の電位はvIN＝vO及びｖ
▲▼＝ｖ に対応する電位になるべく、，及び
の電位は僅かに上昇し、，及びの電位は僅かに
下降する。この時Q11,Q31及びQ51のCGSによりｖ
▲▼が引き上げられると共に、Q21,Q41及びQ61のC
GSによりvINが引き下げられて、従って，及びの
電位はさらに上昇し、，及びの電位はさらに下降
する。この為、t4でvINはvO以下に引き下げられ、ｖ
▲▼はｖ 以上に引き上げられて、出力端子（OU
T）の信号がハイから再びロウに反転してしまう。t5で
〜の電位が一旦安定すると、vINはvOに等しくなる
べく上昇し、ｖ▲▼はｖ に等しくなるべく下降
し、vIN及びｖ▲▼に対応して〜の電位も変動
する。t5以降、前述したt2〜t5の動作を繰り返し、出力
が安定するまでに長い時間を要するか、若しくは発振状
態となり出力が定まらなくなるという欠点がある。
つまり、第６図に示した従来の電圧比較回路ではQ11,Q
21,Q31,Q41,Q51及びQ61のCGSが正帰還容量として動作す
る為、動作が非常に不安定になっている。
21,Q31,Q41,Q51及びQ61のCGSが正帰還容量として動作す
る為、動作が非常に不安定になっている。
上述した従来の電圧比較回路に対し、本発明は高インピ
ーダンスを介して入力に電圧を印加した場合でも安定に
動作するという相違的を有する。
ーダンスを介して入力に電圧を印加した場合でも安定に
動作するという相違的を有する。
本発明の電圧比較回路は第１及び第２の入力端子と出力
端子を具備し第１の電源端子と第２の電源端子間に直列
接続された第１及び第２のMOS−FETより成り、第２のMO
S−FETのゲートを入力し、第１及び第２のMOS−FETの接
続点を出力とする直列回路を複数段縦続接続することに
より構成され、偶数段目の直列回路を構成する第１のMO
S−FETのゲートを第１の入力端子に、奇数段目の直列回
路を構成する第１のMOS−FETのゲートを第２の入力端子
に接続し、初段の直列回路における入力と出力を接続す
ると共に、最終段の直列回路における出力が出力端子に
接続されている電圧比較回路において、偶数段目の直列
回路における出力と第２の入力端子間及び奇数段目の直
列回路における出力と第１の入力端子間に接続された容
量素子を有している。
端子を具備し第１の電源端子と第２の電源端子間に直列
接続された第１及び第２のMOS−FETより成り、第２のMO
S−FETのゲートを入力し、第１及び第２のMOS−FETの接
続点を出力とする直列回路を複数段縦続接続することに
より構成され、偶数段目の直列回路を構成する第１のMO
S−FETのゲートを第１の入力端子に、奇数段目の直列回
路を構成する第１のMOS−FETのゲートを第２の入力端子
に接続し、初段の直列回路における入力と出力を接続す
ると共に、最終段の直列回路における出力が出力端子に
接続されている電圧比較回路において、偶数段目の直列
回路における出力と第２の入力端子間及び奇数段目の直
列回路における出力と第１の入力端子間に接続された容
量素子を有している。
〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、第
１及び第２の入力端子（IN及び▲▼）と出力端子
（OUT）を具備し、第１の電源端子（Vcc）と第２の電源
端子（GND）間に直列接続された第１及び第２のＮチャ
ネル型MOS−FET（Qi1及びQi2:iは１以上の整数）より成
り、第２のＮチャネル型MOS−FET（Qi2）のゲートを入
力に、第１及び第２のＮチャネル型MOS−FET（Qi1及びQ
i2）接続点（）を出力とする直列回路（直列回路ｉ）
を例えば６段縦続接続する（ｉを１〜６の整数とする）
ことにより構成され、偶数段目の直列回路（直列回路2,
4,6）を構成する第１のＮチャネル型MOS−FET（Q21,
Q41,Q61）のゲートを第１の入力端子（IN）に、奇数段
目の直列回路（直列回路1,3,5）を構成する第１のＮチ
ャネル型MOS−FET（Q11,Q31,Q51）のゲートを第２の入
力端子（▲▼）に接続し、初段の直列回路（直列回
路１）における入力（Q12のゲート）と出力（）を接
続すると共に、最終段の直列回路（直列回路６）におけ
る出力（）が出力端子（OUT）に接続されている電圧
比較回路において、偶数段目の直列回路（直列回路2,4,
6）における出力（，及び）と第２の入力端子
（▲▼）間及び奇数段目の直列回路（直列回路1,3,
5）における出力（，及び）と第１の入力端子（I
N）間に容量素子（C1,C2,C3,C4,C5及びC6）が接続され
ている。
１及び第２の入力端子（IN及び▲▼）と出力端子
（OUT）を具備し、第１の電源端子（Vcc）と第２の電源
端子（GND）間に直列接続された第１及び第２のＮチャ
ネル型MOS−FET（Qi1及びQi2:iは１以上の整数）より成
り、第２のＮチャネル型MOS−FET（Qi2）のゲートを入
力に、第１及び第２のＮチャネル型MOS−FET（Qi1及びQ
i2）接続点（）を出力とする直列回路（直列回路ｉ）
を例えば６段縦続接続する（ｉを１〜６の整数とする）
ことにより構成され、偶数段目の直列回路（直列回路2,
4,6）を構成する第１のＮチャネル型MOS−FET（Q21,
Q41,Q61）のゲートを第１の入力端子（IN）に、奇数段
目の直列回路（直列回路1,3,5）を構成する第１のＮチ
ャネル型MOS−FET（Q11,Q31,Q51）のゲートを第２の入
力端子（▲▼）に接続し、初段の直列回路（直列回
路１）における入力（Q12のゲート）と出力（）を接
続すると共に、最終段の直列回路（直列回路６）におけ
る出力（）が出力端子（OUT）に接続されている電圧
比較回路において、偶数段目の直列回路（直列回路2,4,
6）における出力（，及び）と第２の入力端子
（▲▼）間及び奇数段目の直列回路（直列回路1,3,
5）における出力（，及び）と第１の入力端子（I
N）間に容量素子（C1,C2,C3,C4,C5及びC6）が接続され
ている。
次に動作の説明をするが、直流動作に関しては前述した
従来の実施例（第６図及び第７図）の場合と全く同様で
あるのでここでの説明は省略し、第９図に示したように
CGSのインピーダンスと同等若しくはそれ以上の高イン
ピーダンス（ZO及びＺ ）を介して電圧比較回路の入力
（IN及び▲▼）に電圧（vO及びｖ ）を印加した場
合の動作を第２図も参照しながら説明する。t0ではvO＜
ｖ であり入力端子（IN及び▲▼）の電圧（vIN及
びｖ▲▼）も、vO及びｖ に等しく、前述した動作
に従って〜の電位が決まり、出力端子（OUT）から
ロウが出力されている。次にt1でvO,v が変化している
vO＞ｖ となり、vIN,v▲▼も追従して変化する。v
IN,v▲▼の変化に従って，及びの電位が下降
を、又は，及びの電位が上昇を開始する。ここで
容量素子（C1,C2,C3,C4,C5及びC6）の値をQ11,Q21,Q31,
Q41,Q51及びQ61のCGSと同程度の値に設定した場合、
，及び電位が下降するのでQ11,Q31及びQ51のCGS
によりｖ▲▼が引き下げられるが、同時に，及
びの電位が上昇するのでC2,C4及びC6によりｖ
▲▼が引き上げられるので、Q11,Q31及びQ51のCGS
によるｖ▲▼の下降をC2,C4及びC6でキャンセルす
ることができる。全く同様に、，及びの電位が上
昇するのでQ21,Q41及びQ61のCGSによりvINが引き上げら
れるが、同時に，及びの電位が下降するのでC1,C
3及びC5によりvINが引き下げられるのでQ21,Q41及びQ61
のCGSによるvINの上昇をC1,C3及びC5でキャンセルする
ことができ、t2で〜の電位が定まると共にvIN及び
ｖ▲▼がvO及びｖ と等しい値となって、出力端子
（OUT）から安定にハイが出力される。つまり、非常に
高いインピーダンスを介して入力（IN,▲▼）に電
圧（vO,v ）を印加した場合でもvIN及びｖ▲▼は
〜の電位の変化に依存せずvO及びｖ だけで決まる
為、非常に安定に動作する。
従来の実施例（第６図及び第７図）の場合と全く同様で
あるのでここでの説明は省略し、第９図に示したように
CGSのインピーダンスと同等若しくはそれ以上の高イン
ピーダンス（ZO及びＺ ）を介して電圧比較回路の入力
（IN及び▲▼）に電圧（vO及びｖ ）を印加した場
合の動作を第２図も参照しながら説明する。t0ではvO＜
ｖ であり入力端子（IN及び▲▼）の電圧（vIN及
びｖ▲▼）も、vO及びｖ に等しく、前述した動作
に従って〜の電位が決まり、出力端子（OUT）から
ロウが出力されている。次にt1でvO,v が変化している
vO＞ｖ となり、vIN,v▲▼も追従して変化する。v
IN,v▲▼の変化に従って，及びの電位が下降
を、又は，及びの電位が上昇を開始する。ここで
容量素子（C1,C2,C3,C4,C5及びC6）の値をQ11,Q21,Q31,
Q41,Q51及びQ61のCGSと同程度の値に設定した場合、
，及び電位が下降するのでQ11,Q31及びQ51のCGS
によりｖ▲▼が引き下げられるが、同時に，及
びの電位が上昇するのでC2,C4及びC6によりｖ
▲▼が引き上げられるので、Q11,Q31及びQ51のCGS
によるｖ▲▼の下降をC2,C4及びC6でキャンセルす
ることができる。全く同様に、，及びの電位が上
昇するのでQ21,Q41及びQ61のCGSによりvINが引き上げら
れるが、同時に，及びの電位が下降するのでC1,C
3及びC5によりvINが引き下げられるのでQ21,Q41及びQ61
のCGSによるvINの上昇をC1,C3及びC5でキャンセルする
ことができ、t2で〜の電位が定まると共にvIN及び
ｖ▲▼がvO及びｖ と等しい値となって、出力端子
（OUT）から安定にハイが出力される。つまり、非常に
高いインピーダンスを介して入力（IN,▲▼）に電
圧（vO,v ）を印加した場合でもvIN及びｖ▲▼は
〜の電位の変化に依存せずvO及びｖ だけで決まる
為、非常に安定に動作する。
以上、第１図に示した本発明の第１の実施例では直列回
路を６段縦続接続することにより構成された電圧比較回
路の説明をしたが、直列回路を２段以上縦続接続するこ
とにより構成された電圧比較回路においても、同様の動
作をすることは明らかであり、ここでは説明を省略す
る。
路を６段縦続接続することにより構成された電圧比較回
路の説明をしたが、直列回路を２段以上縦続接続するこ
とにより構成された電圧比較回路においても、同様の動
作をすることは明らかであり、ここでは説明を省略す
る。
第３図は本発明の第２の実施例を示す回路図であり、第
１図に示した容量素子（C1,C2,C3,C4,C5及びC6）かわり
に、偶数段目の直列回路（直列回路2,4,6）における出
力（，，）にソースが、第２の入力端子（▲
▼）にゲートが接続されたＮチャネル型MOS−FET（Q23,
Q43,Q63）と、奇数段目の直列回路（直列回路1,3,5）に
おける出力（，，）にソースが、第１の入力端子
（IN）にゲートが接続されたＮチャネル型MOS−FET（Q
13,Q33,Q53）を接続することにより構成されている。第
３図に示した第２の実施例では、第１図に示した容量素
子（C1,C2,C3,C4,C5及びC6）のかわりに直列回路を構成
している第１のＮチャネル型MOS−FET（Q11,Q21,Q31,Q
41,Q51及びQ61）と同様のＮチャネル型MOS−FET（Q13,Q
23,Q33,Q43,Q53及びQ63）のゲート容量を用いている
為、正帰還容量（Q13,Q23,Q33,Q43,Q53及びQ63のCGS）
に等しい容量を容易に設定できるという利点もある。例
えばＮチャネル型MOS−FET（Q13,Q23,Q33,Q43,Q53及びQ
63）の〔チャンネル長（Ｌ）×チャンネル幅（Ｗ）〕
を、直列回路を構成する第7Nチャネル型MOS−FET（Q11,
Q21,Q31,Q41,Q51及びQ61）の〔チャンネル長（Ｌ）×チ
ャンネル幅（Ｗ）〕の1/2〜2/3に設定するだけで正帰還
容量〔Q13,Q23,Q33,Q43,Q53及びQ63のCGS）にほぼ等し
ちゲート容量が設定できる。
１図に示した容量素子（C1,C2,C3,C4,C5及びC6）かわり
に、偶数段目の直列回路（直列回路2,4,6）における出
力（，，）にソースが、第２の入力端子（▲
▼）にゲートが接続されたＮチャネル型MOS−FET（Q23,
Q43,Q63）と、奇数段目の直列回路（直列回路1,3,5）に
おける出力（，，）にソースが、第１の入力端子
（IN）にゲートが接続されたＮチャネル型MOS−FET（Q
13,Q33,Q53）を接続することにより構成されている。第
３図に示した第２の実施例では、第１図に示した容量素
子（C1,C2,C3,C4,C5及びC6）のかわりに直列回路を構成
している第１のＮチャネル型MOS−FET（Q11,Q21,Q31,Q
41,Q51及びQ61）と同様のＮチャネル型MOS−FET（Q13,Q
23,Q33,Q43,Q53及びQ63）のゲート容量を用いている
為、正帰還容量（Q13,Q23,Q33,Q43,Q53及びQ63のCGS）
に等しい容量を容易に設定できるという利点もある。例
えばＮチャネル型MOS−FET（Q13,Q23,Q33,Q43,Q53及びQ
63）の〔チャンネル長（Ｌ）×チャンネル幅（Ｗ）〕
を、直列回路を構成する第7Nチャネル型MOS−FET（Q11,
Q21,Q31,Q41,Q51及びQ61）の〔チャンネル長（Ｌ）×チ
ャンネル幅（Ｗ）〕の1/2〜2/3に設定するだけで正帰還
容量〔Q13,Q23,Q33,Q43,Q53及びQ63のCGS）にほぼ等し
ちゲート容量が設定できる。
第３図において、Ｎチャネル型MOS−FET（Q11,Q23,Q33,
Q43,Q53及びQ63）のドレインはオープンになっている
が、第４図（ａ）に示されたｉ番目の直列回路（直列回
路ｉ）のようにＮチャネル型MOS−FET（Q13,Q23,Q33,Q
43,Q53及びQ63）のドレイン及びソースを接続しても同
様の効率が得られることは明らかである。
Q43,Q53及びQ63）のドレインはオープンになっている
が、第４図（ａ）に示されたｉ番目の直列回路（直列回
路ｉ）のようにＮチャネル型MOS−FET（Q13,Q23,Q33,Q
43,Q53及びQ63）のドレイン及びソースを接続しても同
様の効率が得られることは明らかである。
さらに、第４図（ｂ）に示されたｉ番目の直列回路（直
列回路ｉ）のようにＮチャネル型MOS−FET（Q13,Q23,Q
33,Q43,Q53及びQ63）が第４図（ｃ）に示したようなド
レインの無い構造であっても同様に効果が得られること
も明らかである。
列回路ｉ）のようにＮチャネル型MOS−FET（Q13,Q23,Q
33,Q43,Q53及びQ63）が第４図（ｃ）に示したようなド
レインの無い構造であっても同様に効果が得られること
も明らかである。
第５図は本発明の第３の実施例を示す回路図であり、第
１図に示した第１の実施例において直列回路５の出力
（）と第１の入力端子（IN）間及び直列回路６の出力
（）と第２の入力端子（▲▼）間にのみ容量素子
（C5及びC6）を接続して構成されている。第５図におい
て、及びの電位の振幅は〜は電位の振幅の比べ
て大きく、Q51及びQ61のCGSによる正帰還量もQ11,Q21,Q
31及びQ41のCGSによる正帰還量と比べて大きい。従って
及びに容量素子（C5及びC6）を接続したたげでも前
述したように安全に動作し、しかも少ない容量素子で構
成できるという利点を有する。
１図に示した第１の実施例において直列回路５の出力
（）と第１の入力端子（IN）間及び直列回路６の出力
（）と第２の入力端子（▲▼）間にのみ容量素子
（C5及びC6）を接続して構成されている。第５図におい
て、及びの電位の振幅は〜は電位の振幅の比べ
て大きく、Q51及びQ61のCGSによる正帰還量もQ11,Q21,Q
31及びQ41のCGSによる正帰還量と比べて大きい。従って
及びに容量素子（C5及びC6）を接続したたげでも前
述したように安全に動作し、しかも少ない容量素子で構
成できるという利点を有する。
以上説明したように本発明は、帰還容量を接続すること
により、高インピーダンスを介して入力に電圧を印加し
た場合でも安定に動作する。従って電源電圧が低下して
電圧比較回路の入力に接続された回路の出力インピーダ
ンスが高くなっても非常に安定に動作させることが可能
となるという効果がある。
により、高インピーダンスを介して入力に電圧を印加し
た場合でも安定に動作する。従って電源電圧が低下して
電圧比較回路の入力に接続された回路の出力インピーダ
ンスが高くなっても非常に安定に動作させることが可能
となるという効果がある。
第１図及び第２図は本発明の第１の実施例を示す回路図
及び動作を説明する為の図、第３図，第４図（ａ），
（ｂ）及び第４図（ｃ）は本発明の第２の実施例を示す
回路図及びMOS−FETの構造を示す図、第５図は本発明の
第３の実施例を示す回路図、第６図及び第７図，第10図
は従来例を示す回路図及び動作を説明する為の図、第８
図はMOS−FETにおける寄生容量を示す図、第９図は電圧
比較回路の入力に接続される回路を等価回路図である。 IN,▲▼……入力端子、OUT……出力端子、Q11,Q12,
Q13,Q14,Q15,Q16,Q21,Q22,Q23,Q24,Q25,Q26,Q31,Q32,Q
33,Q34,Q35,Q36……Ｎチャネル型MOS−FET。
及び動作を説明する為の図、第３図，第４図（ａ），
（ｂ）及び第４図（ｃ）は本発明の第２の実施例を示す
回路図及びMOS−FETの構造を示す図、第５図は本発明の
第３の実施例を示す回路図、第６図及び第７図，第10図
は従来例を示す回路図及び動作を説明する為の図、第８
図はMOS−FETにおける寄生容量を示す図、第９図は電圧
比較回路の入力に接続される回路を等価回路図である。 IN,▲▼……入力端子、OUT……出力端子、Q11,Q12,
Q13,Q14,Q15,Q16,Q21,Q22,Q23,Q24,Q25,Q26,Q31,Q32,Q
33,Q34,Q35,Q36……Ｎチャネル型MOS−FET。
Claims (3)
- 【請求項１】第１及び第２の入力端子と、出力端子と、
複数の直列回路であって、 各々が第１の電源端子と第２の電源端子間に直列に接続
された第１および第２のMOS/FETを有し、前記第２のMOS
−FETのゲートを入力とし前記第１及び第２のMOS−FET
の接続点を出力とする複数の直列回路とを備え、 前段の前記直列回路の出力が次段の前記直列回路の入力
となるように前記複数の直列回路を縦続接続し、偶数段
目の前記直列回路の夫々の前記第１のMOS−FETのゲート
を前記第１の入力端子に、奇数段目の前記直列回路の夫
々の前記第１のMOS−FETのゲートを前記第２の入力端子
に各々接続し、初段の前記直列回路における入力と出力
を接続すると共に、最終段の前記直列回路における出力
を前記出力端子に接続した電圧比較回路において、 少なくとも一つの偶数段目の前記直列回路の出力と前記
第２の入力端子との間及び、少なくとも一つの奇数段目
の前記直列回路の出力と前記第１の入力端子との間に容
量素子を夫々接続することを特徴とする電圧比較回路。 - 【請求項２】前記容量素子をMOS−FETで構成したことを
特徴とする請求項１記載の電圧比較回路。 - 【請求項３】偶数段目の前記直列回路の全ての出力の各
々と前記第２の入力端子との間に容量素子が接続され、
奇数段目の前記直列回路の全ての出力の各々と前記第１
の入力端子間に容量素子が接続されていることを接続と
する請求項１又は２記載の電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15858389A JPH0797119B2 (ja) | 1989-06-20 | 1989-06-20 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15858389A JPH0797119B2 (ja) | 1989-06-20 | 1989-06-20 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324472A JPH0324472A (ja) | 1991-02-01 |
| JPH0797119B2 true JPH0797119B2 (ja) | 1995-10-18 |
Family
ID=15674863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15858389A Expired - Fee Related JPH0797119B2 (ja) | 1989-06-20 | 1989-06-20 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797119B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4868206B2 (ja) * | 2005-06-29 | 2012-02-01 | 株式会社ジェイテクト | ステアリングギヤのマウント構造 |
-
1989
- 1989-06-20 JP JP15858389A patent/JPH0797119B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324472A (ja) | 1991-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |