JPH079758B2 - センス回路 - Google Patents
センス回路Info
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- JPH079758B2 JPH079758B2 JP2914485A JP2914485A JPH079758B2 JP H079758 B2 JPH079758 B2 JP H079758B2 JP 2914485 A JP2914485 A JP 2914485A JP 2914485 A JP2914485 A JP 2914485A JP H079758 B2 JPH079758 B2 JP H079758B2
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Description
【発明の詳細な説明】 （技術分野） この発明はROM、PROM、EPROMなどのメモリセルを含む半
導体メモリ装置において、メモリセルの記憶状態を検出
するセンス回路に関するものである。
導体メモリ装置において、メモリセルの記憶状態を検出
するセンス回路に関するものである。
（従来の技術） このようなメモリのセンス回路の一例としては第６図に
示されるものが知られている。M1はセンス点D1につなが
る複数のメモリセルのうちの１個であり、そのゲート電
極はワード線W1に接続されている。ワード線W1はバッフ
ァ回路を介してデコーダに接続され、デコーダによりデ
コードされた信号によりそのバッファ回路を介して選択
される。各センス点D1には読出し時にメモリセルに電流
を供給するためにＰ型MOSトランジスタ（MOSトランジス
タを以下単にトランジスタという）Q1aがＮ型トランジ
スタQ2aを介して接続されている。トランジスタQ1aのゲ
ート電極は動作時はグランド電位にされる。Ｐ型トラン
ジスタQ3とＮ型トランジスタQ4とからなる回路C1はセン
ス点D1の電圧レベルを検出する回路であり、トランジス
タQ4のゲート電極がセンス点D1に接続されている。トラ
ンジスタQ3とトランジスタQ4とのノードN1がトランジス
タQ2aのゲート電極に接続されている。これにより、メ
モリセルM1のオン状態又はオフ状態がセンス点D1の電圧
変化としてビット線電圧検出回路C1により検出され、ト
ランジスタQ2aのインピーダンスが制御されてトランジ
スタQ1aとトランジスタQ2aのノードN2aの電圧レベルの
相違となって現れる。Ｐ型トランジスタQ5とＮ型トラン
ジスタQ6とからなる回路は、メモリセルM1がオンのとき
にトランジスタQ1とともにセンス点D1に電流を供給し、
センス点D1の電圧の低下を制御してアクセス時間の短縮
化を図るための回路である。
示されるものが知られている。M1はセンス点D1につなが
る複数のメモリセルのうちの１個であり、そのゲート電
極はワード線W1に接続されている。ワード線W1はバッフ
ァ回路を介してデコーダに接続され、デコーダによりデ
コードされた信号によりそのバッファ回路を介して選択
される。各センス点D1には読出し時にメモリセルに電流
を供給するためにＰ型MOSトランジスタ（MOSトランジス
タを以下単にトランジスタという）Q1aがＮ型トランジ
スタQ2aを介して接続されている。トランジスタQ1aのゲ
ート電極は動作時はグランド電位にされる。Ｐ型トラン
ジスタQ3とＮ型トランジスタQ4とからなる回路C1はセン
ス点D1の電圧レベルを検出する回路であり、トランジス
タQ4のゲート電極がセンス点D1に接続されている。トラ
ンジスタQ3とトランジスタQ4とのノードN1がトランジス
タQ2aのゲート電極に接続されている。これにより、メ
モリセルM1のオン状態又はオフ状態がセンス点D1の電圧
変化としてビット線電圧検出回路C1により検出され、ト
ランジスタQ2aのインピーダンスが制御されてトランジ
スタQ1aとトランジスタQ2aのノードN2aの電圧レベルの
相違となって現れる。Ｐ型トランジスタQ5とＮ型トラン
ジスタQ6とからなる回路は、メモリセルM1がオンのとき
にトランジスタQ1とともにセンス点D1に電流を供給し、
センス点D1の電圧の低下を制御してアクセス時間の短縮
化を図るための回路である。
ROMなどのセンス回路の他の例として知られているもの
は、第７図に示されるセンス回路である。第６図のセン
ス回路と比較して異なる点は、第６図の回路ではトラン
ジスタQ5とQ6とからなる電流供給用回路がビット線電圧
検出回路C1により制御されているのに対し、第７図のセ
ンス回路ではトランジスタQ5aとQ6aとからなる電流供給
用回路が。別個に設けられたビット線電圧検出回路C1a
により制御される点にあり、メモリセルM1とメモリセル
に電流を供給するトランジスタQ1aに関する構成は両回
路とも同一である。
は、第７図に示されるセンス回路である。第６図のセン
ス回路と比較して異なる点は、第６図の回路ではトラン
ジスタQ5とQ6とからなる電流供給用回路がビット線電圧
検出回路C1により制御されているのに対し、第７図のセ
ンス回路ではトランジスタQ5aとQ6aとからなる電流供給
用回路が。別個に設けられたビット線電圧検出回路C1a
により制御される点にあり、メモリセルM1とメモリセル
に電流を供給するトランジスタQ1aに関する構成は両回
路とも同一である。
このようなセンス回路において、メモリセルに電流を供
給するトランジスタQ1aの電流駆動力Ilは、通常、メモ
リセルM1がオン時の電流（オン電流）I onとオフ時の電
流（オフ電流）I offの間に設定される。すなわち、 I off＜Il＜I on である。このとき、メモリセルM1のオン状態を検出する
ためのセンスマージンは（I on−Il）であり、オフ状態
を検出するためのセンスマージンは（Il−I off）であ
る。
給するトランジスタQ1aの電流駆動力Ilは、通常、メモ
リセルM1がオン時の電流（オン電流）I onとオフ時の電
流（オフ電流）I offの間に設定される。すなわち、 I off＜Il＜I on である。このとき、メモリセルM1のオン状態を検出する
ためのセンスマージンは（I on−Il）であり、オフ状態
を検出するためのセンスマージンは（Il−I off）であ
る。
しかしながら、このようなセンス回路では、Ilの変化と
I onの変化が互いに補償し合わない。その結果、次のよ
うな問題が発生する。
I onの変化が互いに補償し合わない。その結果、次のよ
うな問題が発生する。
（１）製造プロセスの変動によりメモリセルトランジス
タのチャネル長やしきい値が変動してI onが変動して
も、Ilはメモリセルに電流を供給するトランジスタQ1a
のサイズで決まり一定であるので、オン側センスマージ
ン（I on−Il）が変動する。すなわち、例えばIlが第８
図に示されるように設定されていた場合、オン電流（I
on）が減少するとオン側センスマージンが減少し、第９
図に示されるようにオン状態検出のオン側アクセス時間
が長くなっていく。
タのチャネル長やしきい値が変動してI onが変動して
も、Ilはメモリセルに電流を供給するトランジスタQ1a
のサイズで決まり一定であるので、オン側センスマージ
ン（I on−Il）が変動する。すなわち、例えばIlが第８
図に示されるように設定されていた場合、オン電流（I
on）が減少するとオン側センスマージンが減少し、第９
図に示されるようにオン状態検出のオン側アクセス時間
が長くなっていく。
（２）電流電圧（V cc）の変動によるI onの変化に対し
て、Ilの変化が小さいので、この場合もオン側センスマ
ージンが変動する。
て、Ilの変化が小さいので、この場合もオン側センスマ
ージンが変動する。
（３）製造プロセスの変動により、（１）とは逆にメモ
リセルに電流を供給するトランジスタQ1aの相互コンダ
クタンス、しきい値又はチャネル長が変動してIlが変化
し、I onが一定の場合にも、やはりオン側センスマージ
ンが変動する。
リセルに電流を供給するトランジスタQ1aの相互コンダ
クタンス、しきい値又はチャネル長が変動してIlが変化
し、I onが一定の場合にも、やはりオン側センスマージ
ンが変動する。
（目的） この発明は、製造プロセスの変動によりメモリセルトラ
ンジスタのIonやメモリセルに電流を供給するトランジ
スタのトランジスタ定数やプロセスパラメータが変動し
たり、電源電圧が変動したりした場合にも、広いセンス
マージンを維持できるリードオンリーメモリ等のセンス
回路を提供することを目的とするものである。
ンジスタのIonやメモリセルに電流を供給するトランジ
スタのトランジスタ定数やプロセスパラメータが変動し
たり、電源電圧が変動したりした場合にも、広いセンス
マージンを維持できるリードオンリーメモリ等のセンス
回路を提供することを目的とするものである。
（構成） この発明は、実施例を示す第１図又は第５図を参照して
示すと、Ｐ型MOSトランジスタQ1からメモリセルM1に電
流を供給し、メモリセルM1のオン状態又はオフ状態を検
出することによりメモリM1の記憶状態を検出するセンス
回路であって、メモリセルM1のオン電流と同じ大きさの
電流を流すことのできる少なくとも１個のリファレンス
セルM11が設けられているとともに、このリファレンス
セルM11のゲート電極には読出し用電圧が印加され、ま
た、このリファレンスセルM11に電流を供給する負荷回
路が設けられており、この負荷回路はサイズW/L（Ｗは
チャネル幅、Ｌはチャネル長）がメモリセルに電流を供
給するＰ型MOSトランジスタQ1より大きい少なくとも１
個の第２のＰ型MOSトランジスタ又はサイズW/Lがメモリ
セルに電流を供給するＰ型MOSトランジスタQ1と同じで
ある少なくとも２個のＰ型MOSトランジスタ（Q11,Q12）
を含むＰ型MOSトランジスタ群からなる並列回路からな
り、かつ、リファレンスセルM11の負荷回路の第２のＰ
型MOSトランジスタ又はＰ型MOSトランジスタ群に含まれ
るＰ型MOSトランジスタ（Q11,Q12）のそれぞれのドレイ
ン電極には第２のＰ型MOSトランジスタ又はＰ型MOSトラ
ンジスタ群に含まれるＰ型MOSトランジスタ（Q11,Q12）
のゲート電極及びメモリセルに電流を供給するＰ型MOS
トランジスタQ1のゲート電極が接続されていることを特
徴とするものである。
示すと、Ｐ型MOSトランジスタQ1からメモリセルM1に電
流を供給し、メモリセルM1のオン状態又はオフ状態を検
出することによりメモリM1の記憶状態を検出するセンス
回路であって、メモリセルM1のオン電流と同じ大きさの
電流を流すことのできる少なくとも１個のリファレンス
セルM11が設けられているとともに、このリファレンス
セルM11のゲート電極には読出し用電圧が印加され、ま
た、このリファレンスセルM11に電流を供給する負荷回
路が設けられており、この負荷回路はサイズW/L（Ｗは
チャネル幅、Ｌはチャネル長）がメモリセルに電流を供
給するＰ型MOSトランジスタQ1より大きい少なくとも１
個の第２のＰ型MOSトランジスタ又はサイズW/Lがメモリ
セルに電流を供給するＰ型MOSトランジスタQ1と同じで
ある少なくとも２個のＰ型MOSトランジスタ（Q11,Q12）
を含むＰ型MOSトランジスタ群からなる並列回路からな
り、かつ、リファレンスセルM11の負荷回路の第２のＰ
型MOSトランジスタ又はＰ型MOSトランジスタ群に含まれ
るＰ型MOSトランジスタ（Q11,Q12）のそれぞれのドレイ
ン電極には第２のＰ型MOSトランジスタ又はＰ型MOSトラ
ンジスタ群に含まれるＰ型MOSトランジスタ（Q11,Q12）
のゲート電極及びメモリセルに電流を供給するＰ型MOS
トランジスタQ1のゲート電極が接続されていることを特
徴とするものである。
以下、この発明の実施例について具体的に説明する。
第１図はこの発明の一実施例を表わす。
B1はビット線で、各ビット線B1には複数のメモリセルが
接続され、M1はそのうちの１個のメモリセルを表わす。
ビット線は複数個あり、それらがトラジスタQ7,Q8によ
り構成されるマルチプレクサにより選択されてセンス点
D1に接続されている。
接続され、M1はそのうちの１個のメモリセルを表わす。
ビット線は複数個あり、それらがトラジスタQ7,Q8によ
り構成されるマルチプレクサにより選択されてセンス点
D1に接続されている。
センス点D1には、メモリセルに電流を供給するＰ型トラ
ンジスタQ1がＮ型トランジスタQ2を介して接続されてい
る。C1はビット線電圧検出回路で、ゲート電極が接地さ
れたＰ型トランジスタQ3を負荷とするインバータ回路か
ら構成され、そのインバータ回路のトランジスタQ4のゲ
ート電極がセンス点D1に接続されて、マルチプレクサを
通して選択されたビット線B1の電圧を検出するようにな
っている。このビット線電圧検出回路C1の出力端子とな
るノードN1はトランジスタQ2のゲート電極に接続されて
いる。
ンジスタQ1がＮ型トランジスタQ2を介して接続されてい
る。C1はビット線電圧検出回路で、ゲート電極が接地さ
れたＰ型トランジスタQ3を負荷とするインバータ回路か
ら構成され、そのインバータ回路のトランジスタQ4のゲ
ート電極がセンス点D1に接続されて、マルチプレクサを
通して選択されたビット線B1の電圧を検出するようにな
っている。このビット線電圧検出回路C1の出力端子とな
るノードN1はトランジスタQ2のゲート電極に接続されて
いる。
M11は情報の記憶の主体となるメモリセルに対して少な
くとも１個設けられたリファレンスセルであり、リファ
レンスM11はメモリセルM1と同一サイズで、メモリセルM
1のオン電流と同じ大きさの電流を流すことのできるト
ランジスタからなり、そのゲート電極は読出しに使用さ
れる電源電圧V ccの端子に接続されている。
くとも１個設けられたリファレンスセルであり、リファ
レンスM11はメモリセルM1と同一サイズで、メモリセルM
1のオン電流と同じ大きさの電流を流すことのできるト
ランジスタからなり、そのゲート電極は読出しに使用さ
れる電源電圧V ccの端子に接続されている。
リファレンスM11に電流を供給するために、メモリセル
に電流を供給するトランジスタQ1と同じサイズの２個の
Ｐ型トランジスタQ11,Q12の並列回路からなる負荷回路
が設けられ、これらのトランジスタQ11,Q12のドレイン
電極のノードN3にはそれらのトランジスタQ11,Q12のゲ
ート電極が接続され、また、そのノードN3にはメモリセ
ルに電流を供給するトランジスタQ1のゲート電極が接続
されている。
に電流を供給するトランジスタQ1と同じサイズの２個の
Ｐ型トランジスタQ11,Q12の並列回路からなる負荷回路
が設けられ、これらのトランジスタQ11,Q12のドレイン
電極のノードN3にはそれらのトランジスタQ11,Q12のゲ
ート電極が接続され、また、そのノードN3にはメモリセ
ルに電流を供給するトランジスタQ1のゲート電極が接続
されている。
このリファレンス側負荷回路のノードN3とリファレンス
セルM11との間にはメモリセル側のトランジスタQ2と同
一サイズのトランジスタQ21、及びメモリセル側のマル
チプレクサ用トランジスタQ7,Q8と同一サイズのトラン
ジスタQ71,Q81が接続され、トランジスタQ71,Q81のゲー
ト電極は電源電圧V ccの端子に接続されている。C11は
メモリセル側のビット線電圧検出回路C1と同等のリファ
レンス側ビット線電圧検出回路であり、ビット線電圧検
出回路C1を構成するトランジスタQ3,Q4とそれぞれ同一
サイズのトランジスタQ31,Q41を備えたインバータ回路
から構成されている。ビット線電圧検出回路C11のトラ
ンジスタQ31のゲート電極が接地され、トランジスタQ41
のゲート電極がリファレンス側のセンス点D11に接続さ
れ、このビット線電圧検出回路C11の出力端子となるノ
ードN4がトランジスタQ21のゲート電極に接続されてい
る。
セルM11との間にはメモリセル側のトランジスタQ2と同
一サイズのトランジスタQ21、及びメモリセル側のマル
チプレクサ用トランジスタQ7,Q8と同一サイズのトラン
ジスタQ71,Q81が接続され、トランジスタQ71,Q81のゲー
ト電極は電源電圧V ccの端子に接続されている。C11は
メモリセル側のビット線電圧検出回路C1と同等のリファ
レンス側ビット線電圧検出回路であり、ビット線電圧検
出回路C1を構成するトランジスタQ3,Q4とそれぞれ同一
サイズのトランジスタQ31,Q41を備えたインバータ回路
から構成されている。ビット線電圧検出回路C11のトラ
ンジスタQ31のゲート電極が接地され、トランジスタQ41
のゲート電極がリファレンス側のセンス点D11に接続さ
れ、このビット線電圧検出回路C11の出力端子となるノ
ードN4がトランジスタQ21のゲート電極に接続されてい
る。
次にこの実施例の動作について説明する。
リファレンスセルM11の負荷回路を構成しているトラン
ジスタQ11,Q12は、リファレンスセルM11のオン電流に相
当するだけの負荷電流Il11を供給する。そして、このと
きノードN3の電位は２個のトランジスタQ11,Q12を通し
て負荷電流Il11が供給されるように決定される。ノード
N3はまた、メモリセルに電流を供給するトランジスタQ1
のゲート電極にも接続されているので、トランジスタQ1
の電流駆動力Il1はIl11/2となる。Il11はメモリセルM1
のオン電流とも等しいので、結局 Il1＝（オン電流）/2 となる。
ジスタQ11,Q12は、リファレンスセルM11のオン電流に相
当するだけの負荷電流Il11を供給する。そして、このと
きノードN3の電位は２個のトランジスタQ11,Q12を通し
て負荷電流Il11が供給されるように決定される。ノード
N3はまた、メモリセルに電流を供給するトランジスタQ1
のゲート電極にも接続されているので、トランジスタQ1
の電流駆動力Il1はIl11/2となる。Il11はメモリセルM1
のオン電流とも等しいので、結局 Il1＝（オン電流）/2 となる。
すなわち、メモリセルM1の負荷電流Il1はトランジスタQ
1のトランジスタ定数（チャネル幅やチャネル長など）
やプロセスパラメータ（相互コンダクタンスやしきい値
など）によらず、メモリセルM1のオン電流によって決定
されることになる。その結果、オン側及びオフ側のセン
スマージンはメモリセルM1のオン電流の変化に対して第
２図に示されるように変化し、広い動作マージンをもつ
ようになる。また、それによりオン側及びオフ側のアク
セス時間は第３図に示されるように緩やかに変化し、第
９図に示された従来例のようにメモリセルM1のオン電流
の減少に対して急激な増大を示すことがなくなる。
1のトランジスタ定数（チャネル幅やチャネル長など）
やプロセスパラメータ（相互コンダクタンスやしきい値
など）によらず、メモリセルM1のオン電流によって決定
されることになる。その結果、オン側及びオフ側のセン
スマージンはメモリセルM1のオン電流の変化に対して第
２図に示されるように変化し、広い動作マージンをもつ
ようになる。また、それによりオン側及びオフ側のアク
セス時間は第３図に示されるように緩やかに変化し、第
９図に示された従来例のようにメモリセルM1のオン電流
の減少に対して急激な増大を示すことがなくなる。
第１図の実施例ではリファレンス側の負荷回路として２
個のトランジスタQ11,Q12の並列回路を使用している
が、この負荷回路をメモリセルに電流を供給するトラン
ジスタQ1よりサイズW/Lの大きい１個のトランジスタで
構成してもよいし、３個以上のトランジスタの並列回路
で構成してもよい。また、ノードN3の電位はリファレン
スセルM11のオン電流とリファレンス側負荷回路のトラ
ンジスタQ11,Q12のサイズによって決まるが、ノードN3
の電位がリファレンス側センス点D11の電位より高くな
るようにトランジスタQ11,Q12のサイズを設定しておく
のが望ましい。
個のトランジスタQ11,Q12の並列回路を使用している
が、この負荷回路をメモリセルに電流を供給するトラン
ジスタQ1よりサイズW/Lの大きい１個のトランジスタで
構成してもよいし、３個以上のトランジスタの並列回路
で構成してもよい。また、ノードN3の電位はリファレン
スセルM11のオン電流とリファレンス側負荷回路のトラ
ンジスタQ11,Q12のサイズによって決まるが、ノードN3
の電位がリファレンス側センス点D11の電位より高くな
るようにトランジスタQ11,Q12のサイズを設定しておく
のが望ましい。
第１図の実施例のリファレンスセルM11のゲート電極は
電源電圧端子に接続されているが、このゲート電極はメ
モリセルのゲート電極（ワードライン）に接続されるデ
コーダのバッファ回路と同等のバッファ回路に接続し、
そのリファレンスセルM11で読出しを行なうメモリセル
が選択されるときにはリファレンスセルM11がオン状態
となるように、リファレンスセルM11のゲート電極に電
圧を供給するようにしてもよい。
電源電圧端子に接続されているが、このゲート電極はメ
モリセルのゲート電極（ワードライン）に接続されるデ
コーダのバッファ回路と同等のバッファ回路に接続し、
そのリファレンスセルM11で読出しを行なうメモリセル
が選択されるときにはリファレンスセルM11がオン状態
となるように、リファレンスセルM11のゲート電極に電
圧を供給するようにしてもよい。
また、第１図におけるビット線電圧検出回路C1及びC11
として、それぞれ第４図（Ａ）及び（Ｂ）に示されるよ
うなCMOSインバータ回路により構成された回路としても
よい。
として、それぞれ第４図（Ａ）及び（Ｂ）に示されるよ
うなCMOSインバータ回路により構成された回路としても
よい。
第５図はこの発明の他の実施例を表わす。第１図の実施
例と比較すると、まず、メモリセル側においてセンス点
D1の電位の低下を抑制するために、従来の第６図のセン
ス回路と同様にトランジスタQ5とQ6とからなる電流供給
用回路C2がセンス点D1に追加されているとともに、リフ
ァレンス側のセンス点D11においてもそれと同等のトラ
ンジスタQ51とQ61とからなる電流供給用回路C21が追加
されている点で相違する。また、Ｐ型トランジスタQ3,Q
5,Q31,Q51のゲート電極が制御線N5に接続され、リファ
レンス側ビット線電圧検出回路C11のノードN4にはＮ型
トランジスタQ9が接続され、このトランジスタQ9のゲー
ト電極もまた、制御線N5に接続されている点でも第１図
の実施例と相違している。制御線N5は通常はグランド電
位とされるが、スタンバイ時には電源電圧V ccとされる
ことにより、スタンバイ時にトランジスタQ3,Q5,Q31,Q5
1をオフにし、トランジスタQ9をオンにしてこれらの回
路の直流経路を遮断して消費電力を低減させるようにな
っている。なお、この実施例ではメモリセルM1及びリフ
ァレンスセルM11としてEPROMである。FAMOSが使用され
ている。
例と比較すると、まず、メモリセル側においてセンス点
D1の電位の低下を抑制するために、従来の第６図のセン
ス回路と同様にトランジスタQ5とQ6とからなる電流供給
用回路C2がセンス点D1に追加されているとともに、リフ
ァレンス側のセンス点D11においてもそれと同等のトラ
ンジスタQ51とQ61とからなる電流供給用回路C21が追加
されている点で相違する。また、Ｐ型トランジスタQ3,Q
5,Q31,Q51のゲート電極が制御線N5に接続され、リファ
レンス側ビット線電圧検出回路C11のノードN4にはＮ型
トランジスタQ9が接続され、このトランジスタQ9のゲー
ト電極もまた、制御線N5に接続されている点でも第１図
の実施例と相違している。制御線N5は通常はグランド電
位とされるが、スタンバイ時には電源電圧V ccとされる
ことにより、スタンバイ時にトランジスタQ3,Q5,Q31,Q5
1をオフにし、トランジスタQ9をオンにしてこれらの回
路の直流経路を遮断して消費電力を低減させるようにな
っている。なお、この実施例ではメモリセルM1及びリフ
ァレンスセルM11としてEPROMである。FAMOSが使用され
ている。
（効果） この発明のセンス回路は、メモリセルに電流を供給する
トランジスタの電流駆動力がメモリセルのオン電流によ
って決定されるように構成されているので、次のような
効果を達成することができる。
トランジスタの電流駆動力がメモリセルのオン電流によ
って決定されるように構成されているので、次のような
効果を達成することができる。
（１）製造プロセスの変動にともなって発生するメモリ
セルトランジスタのチャネル長やしきい値の変動による
メモリセルのオン電流の変動に対して、広いセンスマー
ジンをもつようになる。
セルトランジスタのチャネル長やしきい値の変動による
メモリセルのオン電流の変動に対して、広いセンスマー
ジンをもつようになる。
（２）電源電圧の変動に対しても広いセンスマージンを
もつようになる。
もつようになる。
（３）メモリセルに電流を供給するトランジスタの特
性、例えばチャネル長、しきい値、相互コンダクタンス
など、に対しても広いセンスマージンをもつようにな
る。
性、例えばチャネル長、しきい値、相互コンダクタンス
など、に対しても広いセンスマージンをもつようにな
る。
第１図はこの発明の一実施例を示す回路図、第２図及び
第３図はそれぞれ同実施例におけるメモリセルのオン電
流の変動に対するセンスマージン及びアクセス時間の変
化を示す図、第４図（Ａ）及び同図（Ｂ）は同実施例に
おけるビット線電圧検出回路の他の例を示す回路図、第
５図は他の実施例を示す回路図、第６図及び第７図はそ
れぞれ従来のセンス回路を示す回路図、第８図及び第９
図はそれぞれ従来のセンス回路におけるメモリセルのオ
ン電流の変動に対するセンスマージン及びアクセス時間
の変化を示す図である。 Q1,Q11,Q12……メモリセル又はリファレンスセルに電流
を供給するトランジスタ、 M1……メモリセル、M11……リファレンスセル。
第３図はそれぞれ同実施例におけるメモリセルのオン電
流の変動に対するセンスマージン及びアクセス時間の変
化を示す図、第４図（Ａ）及び同図（Ｂ）は同実施例に
おけるビット線電圧検出回路の他の例を示す回路図、第
５図は他の実施例を示す回路図、第６図及び第７図はそ
れぞれ従来のセンス回路を示す回路図、第８図及び第９
図はそれぞれ従来のセンス回路におけるメモリセルのオ
ン電流の変動に対するセンスマージン及びアクセス時間
の変化を示す図である。 Q1,Q11,Q12……メモリセル又はリファレンスセルに電流
を供給するトランジスタ、 M1……メモリセル、M11……リファレンスセル。
Claims (1)
- 【請求項１】第１のＰ型MOSトランジスタからメモリセ
ルに電流を供給し、メモリセルのオン状態又はオフ状態
を検出することによりメモリセルの記憶状態を検出する
センス回路において、 メモリセルのオン電流と同じ大きさの電流の流すことの
できる少なくとも１個のリファレンスセルが設けられて
いるとともに、このリファレンスセルのゲート電極には
読出し用電圧が印加され、 また、このリファレンスセルに電流を供給する負荷回路
が設けられており、この負荷回路はサイズW/L（Ｗはチ
ャネル幅、Ｌはチャネル長）がメモリセルに電流を供給
する前記第１のＰ型MOSトランジスタより大きい少なく
とも１個の第２のＰ型MOSトランジスタ又はサイズW/Lが
メモリセルに電流を供給する前記第１のＰ型MOSトラン
ジスタと同じである少なくとも２個のＰ型MOSトランジ
スタを含むＰ型MOSトランジスタ群からなる並列回路か
らなり、 かつ、リファレンスセルの前記負荷回路の前記第２のＰ
型MOSトランジスタ又は前記Ｐ型MOSトランジスタ群に含
まれるＰ型MOSトランジスタのそれぞれのドレイン電極
にはこれらの第２のＰ型MOSトランジスタ又はＰ型MOSト
ランジスタ群に含まれるＰ型MOSトランジスタのゲート
電極及びメモリセルに電流を供給する前記第１のＰ型MO
Sトランジスタのゲート電極が接続されていることを特
徴とするセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914485A JPH079758B2 (ja) | 1985-02-15 | 1985-02-15 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914485A JPH079758B2 (ja) | 1985-02-15 | 1985-02-15 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188798A JPS61188798A (ja) | 1986-08-22 |
| JPH079758B2 true JPH079758B2 (ja) | 1995-02-01 |
Family
ID=12268075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2914485A Expired - Fee Related JPH079758B2 (ja) | 1985-02-15 | 1985-02-15 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079758B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738276B2 (ja) * | 1986-11-12 | 1995-04-26 | 三菱電機株式会社 | Ｒｏｍ装置の読出し回路 |
| IT1232974B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Circuito di polarizzazione e precarica per linea di bit di celle di memoria eprom in tecnologia cmos |
-
1985
- 1985-02-15 JP JP2914485A patent/JPH079758B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| ELECTRONICS=1983 * |
| ISSCC84 THURSDAY=1984 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61188798A (ja) | 1986-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |