JPH0797629B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0797629B2 JPH0797629B2 JP61010071A JP1007186A JPH0797629B2 JP H0797629 B2 JPH0797629 B2 JP H0797629B2 JP 61010071 A JP61010071 A JP 61010071A JP 1007186 A JP1007186 A JP 1007186A JP H0797629 B2 JPH0797629 B2 JP H0797629B2
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- gate electrode
- field effect
- misfet
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、紫外線で情報の消去ができる不揮発性記憶機能を有
する半導体集積回路装置（以下、EPROMという）に適用
して有効な技術に関するものである。
に、紫外線で情報の消去ができる不揮発性記憶機能を有
する半導体集積回路装置（以下、EPROMという）に適用
して有効な技術に関するものである。
MISFETを有する半導体集積回路装置は、人為的な取扱い
により誘発される急峻で非常に高い過大電圧でその入力
段回路を構成するゲート絶縁膜が破壊される所謂静電気
破壊を生じ易い。このため、過大電圧が入力する外部入
力端子と入力段回路との間に、静電気破壊防止回路（保
護回路）を設けている。
により誘発される急峻で非常に高い過大電圧でその入力
段回路を構成するゲート絶縁膜が破壊される所謂静電気
破壊を生じ易い。このため、過大電圧が入力する外部入
力端子と入力段回路との間に、静電気破壊防止回路（保
護回路）を設けている。
静電気破壊防止回路は、一般的に、保護抵抗素子と、ゲ
ート電極とソース領域とが接地されたクランプ用MISFET
とで構成されている。この静電気破壊防止回路によれ
ば、保護抵抗素子とクランプ用MISFETとの時定数回路で
前記過大電圧を緩和し、過大電圧のピーク値を低下でき
るので、静電気破壊が防止できる。また、クランプ用MI
SFETのドレイン領域と基板とのPn接合部におけるブレー
クダウンで、前記過大電流が基板側に流れるので、静電
気破壊が防止できる。
ート電極とソース領域とが接地されたクランプ用MISFET
とで構成されている。この静電気破壊防止回路によれ
ば、保護抵抗素子とクランプ用MISFETとの時定数回路で
前記過大電圧を緩和し、過大電圧のピーク値を低下でき
るので、静電気破壊が防止できる。また、クランプ用MI
SFETのドレイン領域と基板とのPn接合部におけるブレー
クダウンで、前記過大電流が基板側に流れるので、静電
気破壊が防止できる。
この種の静電気破壊防止回路の保護抵抗素子及びクラン
プ用MISFETは、内部回路を構成するMISFETと同一製造工
程で形成される。すなわち、静電気破壊防止回路を構成
するための製造工程を低減できるからである。なお、静
電気破壊防止技術については、例えば、特願昭57−1609
99号に記載されている。
プ用MISFETは、内部回路を構成するMISFETと同一製造工
程で形成される。すなわち、静電気破壊防止回路を構成
するための製造工程を低減できるからである。なお、静
電気破壊防止技術については、例えば、特願昭57−1609
99号に記載されている。
しかしながら、かかる技術における検討の結果、MISFET
にLDD（Ｌightly Ｄoped Ｄrain）構造を採用すると、
次の問題点を生じることが本発明者によって見出され
た。
にLDD（Ｌightly Ｄoped Ｄrain）構造を採用すると、
次の問題点を生じることが本発明者によって見出され
た。
LDD構造のMISFETは、チャネル形成領域近傍のソース領
域又はドレイン領域が低い不純物濃度（LDD部）で構成
されている。ホットキャリアによる経時的なしきい値電
圧の劣化を抑制するためである。このLDD構造が採用さ
れるクランプ用MISFETでは、過大電流がブレークダウン
で基板側に流れた場合に、LDD構造を有しないものに比
べてPn接合部が破壊され易い。これは、低い不純物濃度
であるLDD部での抵抗値が高いので、この部分でPn接合
部の熱破壊が生じるためである。また、低い不純物濃度
であるLDD部でのブレークダウン電圧が高くなるので、P
n接合部の電界破壊が生じるためである。このため、LDD
構造のクランプ用MISFETでは、静電気破壊に対する静電
気破壊防止回路の電気的な信頼性が低下する。
域又はドレイン領域が低い不純物濃度（LDD部）で構成
されている。ホットキャリアによる経時的なしきい値電
圧の劣化を抑制するためである。このLDD構造が採用さ
れるクランプ用MISFETでは、過大電流がブレークダウン
で基板側に流れた場合に、LDD構造を有しないものに比
べてPn接合部が破壊され易い。これは、低い不純物濃度
であるLDD部での抵抗値が高いので、この部分でPn接合
部の熱破壊が生じるためである。また、低い不純物濃度
であるLDD部でのブレークダウン電圧が高くなるので、P
n接合部の電界破壊が生じるためである。このため、LDD
構造のクランプ用MISFETでは、静電気破壊に対する静電
気破壊防止回路の電気的な信頼性が低下する。
本発明の目的は、EPROMにおいて、ホットキャリアによ
るしきい値電圧の経時的な変動を抑制して電気的信頼性
を向上し、かつ、入力部又は出力部における静電気破壊
耐圧を向上することが可能な技術を提供することにあ
る。
るしきい値電圧の経時的な変動を抑制して電気的信頼性
を向上し、かつ、入力部又は出力部における静電気破壊
耐圧を向上することが可能な技術を提供することにあ
る。
本発明の他の目的は、EPROMにおいて、製造工程が増加
することなく、前記目的を達成することが可能な技術を
提供することにある。
することなく、前記目的を達成することが可能な技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明は、フローティングゲート電極および
そのフローティングゲート電極上部に位置したコントロ
ールゲート電極からなるゲート電極構造を有したメモリ
セルを構成する第１の電界効果トランジスタと、そのメ
モリセルのゲート電極構造とは異なるゲート電極構造で
構成する第１および第２の電界効果トランジスタとが一
つの半導体基体に設けられた半導体集積回路装置であっ
て、前記第1,第２及び第３の電界効果トランジスタのチ
ャネル形成領域に接する領域はLDD構造を成し、かつ前
記第１及び第３の電界効果トランジスタのLDD部は前記
第２の電界効果トランジスタのLDD部よりも高い不純物
濃度で構成されており、前記第３の電界効果トランジス
タは、そのドレイン領域が外部端子に接続され、そのソ
ース領域及びゲート電極が基準電圧に接続され、クラン
プ用電界効果トランジスタを成している。
そのフローティングゲート電極上部に位置したコントロ
ールゲート電極からなるゲート電極構造を有したメモリ
セルを構成する第１の電界効果トランジスタと、そのメ
モリセルのゲート電極構造とは異なるゲート電極構造で
構成する第１および第２の電界効果トランジスタとが一
つの半導体基体に設けられた半導体集積回路装置であっ
て、前記第1,第２及び第３の電界効果トランジスタのチ
ャネル形成領域に接する領域はLDD構造を成し、かつ前
記第１及び第３の電界効果トランジスタのLDD部は前記
第２の電界効果トランジスタのLDD部よりも高い不純物
濃度で構成されており、前記第３の電界効果トランジス
タは、そのドレイン領域が外部端子に接続され、そのソ
ース領域及びゲート電極が基準電圧に接続され、クラン
プ用電界効果トランジスタを成している。
上記した手段により、内部回路は、前記LDD構造のMISFE
T（第２の電界効果トランジスタ）でホットキャリアに
よるしきい値電圧の変動を抑制できるので、電気的信頼
性を向上でき、かつ、静電気破壊防止回路のクランプ用
MISFET（第３の電界効果トランジスタ）は、過大電流が
流れる部分の抵抗値を低減して熱破壊を防止でき又ブレ
ークダウン電圧を低くして電界破壊を防止できるので、
静電気破壊耐圧を向上できる。
T（第２の電界効果トランジスタ）でホットキャリアに
よるしきい値電圧の変動を抑制できるので、電気的信頼
性を向上でき、かつ、静電気破壊防止回路のクランプ用
MISFET（第３の電界効果トランジスタ）は、過大電流が
流れる部分の抵抗値を低減して熱破壊を防止でき又ブレ
ークダウン電圧を低くして電界破壊を防止できるので、
静電気破壊耐圧を向上できる。
また、クランプ用MISFETは、メモリセルの電界効果トラ
ンジスタと略同一製造工程で形成できるので、静電気破
壊防止回路を形成する製造工程を低減できる。
ンジスタと略同一製造工程で形成できるので、静電気破
壊防止回路を形成する製造工程を低減できる。
特に本発明によれば、クランプ用MISFETは、そのゲート
構造をメモリセルと一致させたのではなく、内部回路と
同様な単純なゲート構造とすることで微細構造で、十分
な静電気破壊耐圧を向上できる。
構造をメモリセルと一致させたのではなく、内部回路と
同様な単純なゲート構造とすることで微細構造で、十分
な静電気破壊耐圧を向上できる。
以下、本発明の構成について、EPROMに本発明を適用し
た実施例とともに説明する。
た実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の実施例ＩであるEPROMの入力部を第１図の等価
回路図で示す。
回路図で示す。
EPROMの入力部は、第１図に示すように構成されてい
る。すなわち、外部入力端子（ボンディングパット）BP
と内部回路（周辺回路）の入力段回路Ｉとの間に、静電
気破壊防止回路IIが設けられている。
る。すなわち、外部入力端子（ボンディングパット）BP
と内部回路（周辺回路）の入力段回路Ｉとの間に、静電
気破壊防止回路IIが設けられている。
入力段回路Ｉは、ｎチャネルMISFETQnとｐチャネルMISF
ETQpとのインバータ回路で構成されている。Vccは電源
電圧（例えば、回路の動作電圧５［Ｖ］）、Vssは基準
電圧（例えば、回路の接地電圧［０］）である。Pout
は、入力段回路Ｉの出力信号端子である。
ETQpとのインバータ回路で構成されている。Vccは電源
電圧（例えば、回路の動作電圧５［Ｖ］）、Vssは基準
電圧（例えば、回路の接地電圧［０］）である。Pout
は、入力段回路Ｉの出力信号端子である。
静電気破壊防止回路IIは、例えば、保護抵抗素子Ｒとク
ランプ用MISFETQcとで構成されている。MISFETQcは、フ
ローティングゲート電極又はコントロールゲート電極と
同一層で構成されたゲート電極を有する電界効果トラン
ジスタで構成されている。MISFETQcは、ドレイン領域が
外部入力端子BPと入力段回路Ｉに接続され、ソース領
域、ゲート電極が基準電圧Vssに接続されている。このM
ISFETQcは、第１図においては図示していないが、メモ
リセルの電界効果トランジスタのチャネル領域近傍のソ
ース領域又はドレイン領域と同一の構造で構成されるよ
うになっている。
ランプ用MISFETQcとで構成されている。MISFETQcは、フ
ローティングゲート電極又はコントロールゲート電極と
同一層で構成されたゲート電極を有する電界効果トラン
ジスタで構成されている。MISFETQcは、ドレイン領域が
外部入力端子BPと入力段回路Ｉに接続され、ソース領
域、ゲート電極が基準電圧Vssに接続されている。このM
ISFETQcは、第１図においては図示していないが、メモ
リセルの電界効果トランジスタのチャネル領域近傍のソ
ース領域又はドレイン領域と同一の構造で構成されるよ
うになっている。
次に、具体的な構成について説明する。
本発明の実施例ＩであるEPROMの入力部のクランプ用MIS
FET、メモリセルの電界効果トランジスタ及び内部回路
のMISFETを第２図の要部断面図で示す。
FET、メモリセルの電界効果トランジスタ及び内部回路
のMISFETを第２図の要部断面図で示す。
第２図において、１は単結晶シリコンからなるp-型の半
導体基板（又はウエル領域）,2はフィールド絶縁膜,3は
ｐ型チャネルストッパ領域である。
導体基板（又はウエル領域）,2はフィールド絶縁膜,3は
ｐ型チャネルストッパ領域である。
静電気破壊防止回路IIのクランプ用MISFETQcは、第２図
の左側に示すように構成されている。すなわち、MISFET
Qcは、ゲート絶縁膜4,ゲート電極７及びソース領域又は
ドレイン領域として使用される一対のn+型の半導体領域
10で構成されている。
の左側に示すように構成されている。すなわち、MISFET
Qcは、ゲート絶縁膜4,ゲート電極７及びソース領域又は
ドレイン領域として使用される一対のn+型の半導体領域
10で構成されている。
メモリセルとなる電界効果トランジスタQmは、第２図の
中央部に示すように構成されている。すなわち、電界効
果トランジスタQmは、第１のゲート絶縁膜4,フローティ
ングゲート電極5,第２のゲート絶縁膜6,コントロールゲ
ート電極７及びソース又はドレイン領域として使用され
る一対のn+型の半導体領域10で構成されている。
中央部に示すように構成されている。すなわち、電界効
果トランジスタQmは、第１のゲート絶縁膜4,フローティ
ングゲート電極5,第２のゲート絶縁膜6,コントロールゲ
ート電極７及びソース又はドレイン領域として使用され
る一対のn+型の半導体領域10で構成されている。
EPROMの内部（周辺）回路を構成するｎチャネルMISFETQ
nは、第２図の右側に示すように構成されている。すな
わち、MISFETQnは、ゲート絶縁膜4,ゲート電極5,チャネ
ル形成領域近傍のソース領域又はドレイン領域として使
用する一対のn-型の半導体領域（LDD部）９及び実質的
なソース領域又はドレイン領域として使用する一対のn+
型の半導体領域10で構成されている。このMISFETQnは、
LDD構造で構成されている。
nは、第２図の右側に示すように構成されている。すな
わち、MISFETQnは、ゲート絶縁膜4,ゲート電極5,チャネ
ル形成領域近傍のソース領域又はドレイン領域として使
用する一対のn-型の半導体領域（LDD部）９及び実質的
なソース領域又はドレイン領域として使用する一対のn+
型の半導体領域10で構成されている。このMISFETQnは、
LDD構造で構成されている。
このように、EPROMのMISFETQnは、チャネル形成領域近
傍に低い不純物濃度のn-型の半導体領域９を構成するこ
とにより、ドレイン領域近傍における電界強度を緩和で
きるので、ホットキャリアの発生を抑制できる。この結
果、MISFETQnは、しきい値電圧の経時的な劣化を抑制で
きるので、電気的信頼生を向上できる。
傍に低い不純物濃度のn-型の半導体領域９を構成するこ
とにより、ドレイン領域近傍における電界強度を緩和で
きるので、ホットキャリアの発生を抑制できる。この結
果、MISFETQnは、しきい値電圧の経時的な劣化を抑制で
きるので、電気的信頼生を向上できる。
また、電界効果トランジスタQmは、チャネル形成領域近
傍を前記半導体領域９よりも高い不純物濃度の半導体領
域、例えばn+型の半導体領域10で構成することにより、
ドレイン領域近傍にける電界強度を高めることができる
ので、ホットキャリアを発生し易くできる。この結果、
電界効果トランジスタQmは、情報となるホットエレクト
ロンの発生量が増大するので、情報の書込効率を高める
ことができる。
傍を前記半導体領域９よりも高い不純物濃度の半導体領
域、例えばn+型の半導体領域10で構成することにより、
ドレイン領域近傍にける電界強度を高めることができる
ので、ホットキャリアを発生し易くできる。この結果、
電界効果トランジスタQmは、情報となるホットエレクト
ロンの発生量が増大するので、情報の書込効率を高める
ことができる。
そして、静電気破壊防止回路IIのMISFETQcは、チャネル
形成領域近傍のソール領域又はドレイン領域を前記電界
効果トランジスタQmと同一の高い不純物濃度の半導体領
域10で構成している。このように、MISFETQcを構成する
ことにより、過大電流の電流経路における抵抗値を低減
し、アバランシェブレークダウン状態での半導体領域10
の発熱を抑制できる。したがって、半導体領域10と半導
体基板１とのpn接合部での熱破壊が防止できる。また、
アバランシェブレークダウン電圧を小さくし、半導体領
域10と半導体基板１との間に印加される電界を弱めるこ
とができるので、前記pn接合部での電界破壊を防止でき
る。この結果、静電気破壊に対する静電気破壊防止回路
IIの電気的信頼性を高ることができる。
形成領域近傍のソール領域又はドレイン領域を前記電界
効果トランジスタQmと同一の高い不純物濃度の半導体領
域10で構成している。このように、MISFETQcを構成する
ことにより、過大電流の電流経路における抵抗値を低減
し、アバランシェブレークダウン状態での半導体領域10
の発熱を抑制できる。したがって、半導体領域10と半導
体基板１とのpn接合部での熱破壊が防止できる。また、
アバランシェブレークダウン電圧を小さくし、半導体領
域10と半導体基板１との間に印加される電界を弱めるこ
とができるので、前記pn接合部での電界破壊を防止でき
る。この結果、静電気破壊に対する静電気破壊防止回路
IIの電気的信頼性を高ることができる。
第２図において、８はゲート電極5,7を覆う絶縁膜であ
り、主としてゲート絶縁膜4,6端部の絶縁耐圧を高める
ように構成されている。8Aは不純物導入用マスクであ
り、LDD構造のMISFETの実質的なソース領域又はドレイ
ン領域となる半導体領域10を構成するようになってい
る。
り、主としてゲート絶縁膜4,6端部の絶縁耐圧を高める
ように構成されている。8Aは不純物導入用マスクであ
り、LDD構造のMISFETの実質的なソース領域又はドレイ
ン領域となる半導体領域10を構成するようになってい
る。
11は半導体素子を覆う絶縁膜,12は接続孔である。13は
アルミニウム膜等の導電層であり、接続孔12を通して所
定の半導体領域10と電気的に接続するように構成されて
いる。
アルミニウム膜等の導電層であり、接続孔12を通して所
定の半導体領域10と電気的に接続するように構成されて
いる。
次に、本発明の実施例ＩであるEPROMの製造方法を第３
図乃至第５図の各製造工程における要部断面図で示す。
図乃至第５図の各製造工程における要部断面図で示す。
まず、半導体基板１にフィールド絶縁膜2,チャネルスト
ッパ領域３及びゲート絶縁膜４を形成する。
ッパ領域３及びゲート絶縁膜４を形成する。
この後、全面に第１層目の多結晶シリコン膜を形成し、
電界効果トランジスタQm及びMISFETQc形成領域の多結晶
シリコン膜に所定のパターンニングを施して導電層5Bを
形成する。この導電層5Bと同一製造工程で、MISFETQn形
成領域の多結晶シリコン膜にパターンニングを施してゲ
ート電極５を形成する。
電界効果トランジスタQm及びMISFETQc形成領域の多結晶
シリコン膜に所定のパターンニングを施して導電層5Bを
形成する。この導電層5Bと同一製造工程で、MISFETQn形
成領域の多結晶シリコン膜にパターンニングを施してゲ
ート電極５を形成する。
そして、主として、ゲート絶縁膜４端部の絶縁耐圧を高
めるために、熱酸化技術で形成した酸化シリコン膜から
なる絶縁膜８を形成する。
めるために、熱酸化技術で形成した酸化シリコン膜から
なる絶縁膜８を形成する。
この後、第３図に示すように、MISFETQn形成領域の半導
体基板１の主面部に、LDD構造のLDD部を形成するため
に、n-型の半導体領域９を形成する。半導体領域９は、
例えば、１×1013［atoms/cm2］程度のリンを、イオン
打込み技術でゲート絶縁膜４を通して導入することで形
成する。
体基板１の主面部に、LDD構造のLDD部を形成するため
に、n-型の半導体領域９を形成する。半導体領域９は、
例えば、１×1013［atoms/cm2］程度のリンを、イオン
打込み技術でゲート絶縁膜４を通して導入することで形
成する。
第３図に示す半導体領域９を形成する工程の後に、MISF
ETQn形成領域のゲート電極５の両側部に不純物導入用マ
スク8Aを形成する。
ETQn形成領域のゲート電極５の両側部に不純物導入用マ
スク8Aを形成する。
この後、電界効果トランジスタQm及びMISFETQc形成領域
の導電層5Bを覆うようにゲート絶縁膜６を形成し、この
領域に第２層目の多結晶シリコン膜を形成する。そし
て、第２層目の多結晶シリコン膜及び前記導電層5Bにパ
ターンニングを施し、フローティングゲート電極５及び
コントロールゲート電極７を形成する。
の導電層5Bを覆うようにゲート絶縁膜６を形成し、この
領域に第２層目の多結晶シリコン膜を形成する。そし
て、第２層目の多結晶シリコン膜及び前記導電層5Bにパ
ターンニングを施し、フローティングゲート電極５及び
コントロールゲート電極７を形成する。
そして、第５図に示されない、コントロールゲート電極
と同一層であり、周辺回路部のゲート電極又は配線層を
形成するパターニング時に、MISFETQcのコントロールゲ
ート電極も同時に除去することによって、フローティン
グゲート電極をMISFETQcのゲート電極５とする。次に、
第４図に示すように、主として、ゲート絶縁膜4,6端部
における絶縁耐圧を高めるために、熱酸化技術で形成し
た酸化シリコンからなる絶縁膜８を形成する。
と同一層であり、周辺回路部のゲート電極又は配線層を
形成するパターニング時に、MISFETQcのコントロールゲ
ート電極も同時に除去することによって、フローティン
グゲート電極をMISFETQcのゲート電極５とする。次に、
第４図に示すように、主として、ゲート絶縁膜4,6端部
における絶縁耐圧を高めるために、熱酸化技術で形成し
た酸化シリコンからなる絶縁膜８を形成する。
第４図に示す絶縁膜８を形成する工程の後に、主とし
て、フィールド絶縁膜2,ゲート電極5,7及び不純物導入
用マスク8Aをマスクとして用い、ソース領域又はドレイ
ン領域を形成するｎ型の不純物を全面に導入する。この
ｎ型の不純物を導入する工程で、第５図に示すように、
n+型の半導体領域10が形成され、MISFETQc,電界効果ト
ランジスタQm及びMISFETQnが形成される。半導体領域10
は、例えば、１×1016［atoms/cm2］程度のヒ素を、イ
オン打込み技術で絶縁膜８を通して導入することで形成
する。
て、フィールド絶縁膜2,ゲート電極5,7及び不純物導入
用マスク8Aをマスクとして用い、ソース領域又はドレイ
ン領域を形成するｎ型の不純物を全面に導入する。この
ｎ型の不純物を導入する工程で、第５図に示すように、
n+型の半導体領域10が形成され、MISFETQc,電界効果ト
ランジスタQm及びMISFETQnが形成される。半導体領域10
は、例えば、１×1016［atoms/cm2］程度のヒ素を、イ
オン打込み技術で絶縁膜８を通して導入することで形成
する。
このように、MISFETQcをメモリセルとなる電界効果トラ
ンジスタQmと略同一製造工程で形成したので、静電気破
壊防止回路IIの製造工程を低減できる。また、静電気破
壊防止回路IIの保護抵抗素子Ｒは、第１層目又は第２層
目の多結晶シリコン膜を形成する工程或は半導体領域10
を形成する工程と同一製造工程で形成されるようになっ
ている。
ンジスタQmと略同一製造工程で形成したので、静電気破
壊防止回路IIの製造工程を低減できる。また、静電気破
壊防止回路IIの保護抵抗素子Ｒは、第１層目又は第２層
目の多結晶シリコン膜を形成する工程或は半導体領域10
を形成する工程と同一製造工程で形成されるようになっ
ている。
第５図に示す半導体領域10を形成する工程の後に、絶縁
膜11,接続孔12及び導電層13を形成することにより、本
実施例ＩのEPROMは完成する。
膜11,接続孔12及び導電層13を形成することにより、本
実施例ＩのEPROMは完成する。
なお、本発明は、ゲート電極5,7として、高融点金属
膜、高融点金属シリサイド膜又はポリサイド膜を使用し
てもよい。
膜、高融点金属シリサイド膜又はポリサイド膜を使用し
てもよい。
本実施例IIは、内部回路のMISFETと同様に、クランプ用
MISFET及びメモリセルの電界効果トランジスタをLDD構
造とした本発明の他実施例である。
MISFET及びメモリセルの電界効果トランジスタをLDD構
造とした本発明の他実施例である。
本発明の実施例IIであるEPROMの入力部のクランプ用MIS
FET、メモリセルの電界効果トランジスタ及び内部回路
のMISFETを第６図の要部断面図で示す。
FET、メモリセルの電界効果トランジスタ及び内部回路
のMISFETを第６図の要部断面図で示す。
本実施例IIのMISFETQc及び電界効果トランジスタQmは、
チャネル形成領域のソース領域又はドレイン領域が低い
不純物濃度のｎ型の半導体領域14（LDD部）で構成され
ている。半導体領域14は、内部回路のMISFETQnの半導体
領域９に比べて高い不純物濃度で、例えば、１×10
15［atoms/cm2］程度のヒ素を、イオン打込み技術でゲ
ート絶縁膜４を通して導入することで構成されている。
チャネル形成領域のソース領域又はドレイン領域が低い
不純物濃度のｎ型の半導体領域14（LDD部）で構成され
ている。半導体領域14は、内部回路のMISFETQnの半導体
領域９に比べて高い不純物濃度で、例えば、１×10
15［atoms/cm2］程度のヒ素を、イオン打込み技術でゲ
ート絶縁膜４を通して導入することで構成されている。
このように、LDD構造の電界効果トランジスタQmのLDD部
を、MISFETQnの半導体領域９よりも高い不純物濃度の半
導体領域14で構成することにより、前記実施例１と略同
様の効果を得ることができる。
を、MISFETQnの半導体領域９よりも高い不純物濃度の半
導体領域14で構成することにより、前記実施例１と略同
様の効果を得ることができる。
そして、MISFETQcを前記LDD構造の電界効果トランジス
タQmのチャネル領域近傍のソース領域又はドレイン領域
と同一構造で構成することにより、前記実施例Ｉと略同
様の効果を得ることができる。
タQmのチャネル領域近傍のソース領域又はドレイン領域
と同一構造で構成することにより、前記実施例Ｉと略同
様の効果を得ることができる。
さらに、MISFETQc及び電界効果トランジスタQmは、LDD
構造で構成されているので、短チャネル効果等を抑制で
きる。
構造で構成されているので、短チャネル効果等を抑制で
きる。
次に本発明の実施例IIであるEPROMの製造方法を第７図
乃至９図の各製造工程における要部断面図で示す。
乃至９図の各製造工程における要部断面図で示す。
まず、MISFETQc及び電界効果トランジスタQm形成領域
に、ゲート絶縁膜4,6、フローティングゲート電極５及
びコントロールゲート電極７を形成する。こののゲート
絶縁膜６及びコントロールゲート電極７を形成する工程
と同一製造工程で、MISFETQn形成領域に、ゲート絶縁膜
６及びゲート電極７を形成する。このとき、MISFETQcの
コントロールゲート電極７を同時に除去することによ
り、フローティングゲート電極５をMISFETQcのゲート電
極５とする。
に、ゲート絶縁膜4,6、フローティングゲート電極５及
びコントロールゲート電極７を形成する。こののゲート
絶縁膜６及びコントロールゲート電極７を形成する工程
と同一製造工程で、MISFETQn形成領域に、ゲート絶縁膜
６及びゲート電極７を形成する。このとき、MISFETQcの
コントロールゲート電極７を同時に除去することによ
り、フローティングゲート電極５をMISFETQcのゲート電
極５とする。
この後、前記実施例Ｉと同様に、絶縁膜８を形成する。
そして、LDD構造のMISFETQc及び電界効果トランジスタQ
mを形成するために、第８図に示すように、LDD部となる
ｎ型の半導体領域14を形成する。
mを形成するために、第８図に示すように、LDD部となる
ｎ型の半導体領域14を形成する。
第７図に示す半導体領域14を形成する工程の後に、LDD
構造のMISFETQnを形成するために、第８図に示すよう
に、LDD部となるn-型の半導体領域９を形成する。
構造のMISFETQnを形成するために、第８図に示すよう
に、LDD部となるn-型の半導体領域９を形成する。
第８図に示す半導体領域９を形成する工程の後に、MISF
ETQc,電界効果トランジスタQm及びMISFETQnの実質的な
ソース領域又はドレイン領域を形成するために、第９図
に示すように、n+型の半導体領域10を形成する。これら
の半導体領域14,9,10は、イオン打込み技術で不純物を
導入することで形成できる。
ETQc,電界効果トランジスタQm及びMISFETQnの実質的な
ソース領域又はドレイン領域を形成するために、第９図
に示すように、n+型の半導体領域10を形成する。これら
の半導体領域14,9,10は、イオン打込み技術で不純物を
導入することで形成できる。
半導体領域10を形成する工程で、MISFETQc,電界効果ト
ランジスタQm及びMISFETQnが形成される。
ランジスタQm及びMISFETQnが形成される。
前記第９図に示す半導体領域10を工程の後に、絶縁膜1
1,接続孔12及び導電層13を形成することにより、本実施
例IIのEPROMは完成する。
1,接続孔12及び導電層13を形成することにより、本実施
例IIのEPROMは完成する。
本実施例においては、MISFETQc,Qm,Qnのゲート電極の加
工後、拡散層領域を形成したが、MISFETQc,Qmのゲート
電極の加工後、半導体領域14を形成し、この後、MISFET
Qnのゲート電極の加工後に同時にMISFETQcのコントロー
ルゲート電極も除去し、その後、MISFETQnの半導体領域
９を形成してもよい。
工後、拡散層領域を形成したが、MISFETQc,Qmのゲート
電極の加工後、半導体領域14を形成し、この後、MISFET
Qnのゲート電極の加工後に同時にMISFETQcのコントロー
ルゲート電極も除去し、その後、MISFETQnの半導体領域
９を形成してもよい。
以上説明したように、本願において、開示された新規な
技術によれば、以下に述べる効果を得ることができる。
技術によれば、以下に述べる効果を得ることができる。
（１） EPROMにおいて、LDD構造の電界効果トランジス
タのLDD部よりも高い不純物濃度でメモリセルの電界効
果トランジスタを構成し、静電気破壊防止回路のクラン
プ用MISFETを、前記メモリセルの電界効果トランジスタ
のチャネル領域近傍のソース領域又はドレイン領域と同
一構造の電界効果トランジスタで構成することにより、
内部回路は、前記LDD構造のMISFETでホットキャリアに
よるしきい値電圧の変動を抑制できるので、電気的信頼
性を向上できる。
タのLDD部よりも高い不純物濃度でメモリセルの電界効
果トランジスタを構成し、静電気破壊防止回路のクラン
プ用MISFETを、前記メモリセルの電界効果トランジスタ
のチャネル領域近傍のソース領域又はドレイン領域と同
一構造の電界効果トランジスタで構成することにより、
内部回路は、前記LDD構造のMISFETでホットキャリアに
よるしきい値電圧の変動を抑制できるので、電気的信頼
性を向上できる。
（２） 前記（１）により、静電気破壊防止回路のクラ
ンプ用MISFETは、過大電流が流れる部分の抵抗値を低減
して熱破壊を防止でき又ブレークダウン電圧を低くして
電界破壊を防止できるので、静電気破壊耐圧を向上でき
る。
ンプ用MISFETは、過大電流が流れる部分の抵抗値を低減
して熱破壊を防止でき又ブレークダウン電圧を低くして
電界破壊を防止できるので、静電気破壊耐圧を向上でき
る。
（３） 前記（１）及び（２）により、電気的信頼性を
向上し、かつ、静電気破壊耐圧を向上できる。
向上し、かつ、静電気破壊耐圧を向上できる。
（４） 前記（１）により、クランプ用MISFETは、メモ
リセルの電界効果トランジスタと略同一の製造工程で形
成できるので、静電気破壊防止回路を形成する製造工程
を低減できる。
リセルの電界効果トランジスタと略同一の製造工程で形
成できるので、静電気破壊防止回路を形成する製造工程
を低減できる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明は、EPROMの出力段に適用してもよい。
具体的には、外部出力端子にドレイン領域が接続される
出力段回路のMISFETを、メモリセルの電界効果トランジ
スタと同一構造で構成する。
具体的には、外部出力端子にドレイン領域が接続される
出力段回路のMISFETを、メモリセルの電界効果トランジ
スタと同一構造で構成する。
また、前記実施例は、クランプ用MISFETのゲート電極を
メモリセルのMISFETのフローティングゲート電極と同一
層で形成したが、コントロールゲート電極と同一層で形
成しても良く、また別層であってもよい。
メモリセルのMISFETのフローティングゲート電極と同一
層で形成したが、コントロールゲート電極と同一層で形
成しても良く、また別層であってもよい。
また、前記実施例は、LDD構造のMISFETを有する半導体
集積回路装置に本発明を適用したが、本発明は、高い不
純物濃度の半導体領域と低い不純物濃度の半導体領域と
で構成される２重ドレイン構成のMISFETを有する半導体
集積回路装置に適用してもよい。
集積回路装置に本発明を適用したが、本発明は、高い不
純物濃度の半導体領域と低い不純物濃度の半導体領域と
で構成される２重ドレイン構成のMISFETを有する半導体
集積回路装置に適用してもよい。
また、本発明はEPROMを同一半導体基板上に有するマイ
クロコンピュータチップにも適用できる。
クロコンピュータチップにも適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
メモリセルのトランジスタと略同一工程で静電気破壊防
止回路のMISFETを形成するので、良好な静電破壊耐圧の
半導体集積回路装置が得られる。
止回路のMISFETを形成するので、良好な静電破壊耐圧の
半導体集積回路装置が得られる。
第１図は、本発明の実施例ＩであるEPROMの入力部の等
価回路図、 第２図は、本発明の実施例ＩのEPROMの要部断面図、 第３図乃至第５図は、本発明の実施例ＩであるEPROMの
各製造工程における要部断面図、 第６図は、本発明の実施例IIのEPROMの要部断面図、 第７図乃至第９図は、本発明の実施例IIであるEPROMの
各製造工程における要部断面図である。 図中、BP……外部入力端子、Ｉ……入力段回路、II……
静電気破壊防止回路、Qn,Qp……MISFET、Qc……クラン
プ用MISFET、Qm……電界効果トランジスタ、R,1……半
導体基板、4,6……ゲート絶縁膜、5,7……ゲート電極、
9,10,14……半導体領域である。
価回路図、 第２図は、本発明の実施例ＩのEPROMの要部断面図、 第３図乃至第５図は、本発明の実施例ＩであるEPROMの
各製造工程における要部断面図、 第６図は、本発明の実施例IIのEPROMの要部断面図、 第７図乃至第９図は、本発明の実施例IIであるEPROMの
各製造工程における要部断面図である。 図中、BP……外部入力端子、Ｉ……入力段回路、II……
静電気破壊防止回路、Qn,Qp……MISFET、Qc……クラン
プ用MISFET、Qm……電界効果トランジスタ、R,1……半
導体基板、4,6……ゲート絶縁膜、5,7……ゲート電極、
9,10,14……半導体領域である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】フローティングゲート電極およびそのフロ
ーティングゲート電極上部に位置したコントロールゲー
ト電極からなるゲート電極構造を有したメモリセルを構
成する第１の電界効果トランジスタと、そのメモリセル
のゲート電極構造とは異なるゲート電極構造で構成する
第１および第２の電界効果トランジスタとが一つの半導
体基体に設けられた半導体集積回路装置であって、前記
第1,第２及び第３の電界効果トランジスタのチャネル形
成領域に接する領域はLDD構造を成し、かつ前記第１及
び第３の電界効果トランジスタのLDD部は前記第２の電
界効果トランジスタのLDD部よりも高い不純物濃度で構
成されており、前記第３の電界効果トランジスタは、そ
のドレイン領域が外部端子に接続され、そのソース領域
及びゲート電極が基準電圧に接続され、クランプ用電界
効果トランジスタを成していることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010071A JPH0797629B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010071A JPH0797629B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169470A JPS62169470A (ja) | 1987-07-25 |
| JPH0797629B2 true JPH0797629B2 (ja) | 1995-10-18 |
Family
ID=11740139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010071A Expired - Fee Related JPH0797629B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797629B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259566A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0258268A (ja) * | 1988-08-23 | 1990-02-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2600621B2 (ja) * | 1994-09-14 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763075B2 (ja) * | 1985-07-19 | 1995-07-05 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1986
- 1986-01-22 JP JP61010071A patent/JPH0797629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169470A (ja) | 1987-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |