JPH079940B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH079940B2 JPH079940B2 JP60117217A JP11721785A JPH079940B2 JP H079940 B2 JPH079940 B2 JP H079940B2 JP 60117217 A JP60117217 A JP 60117217A JP 11721785 A JP11721785 A JP 11721785A JP H079940 B2 JPH079940 B2 JP H079940B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、主として電子計算機を用い自動設計される半
導体集積回路装置に関する。
導体集積回路装置に関する。
一般に、この種のLSIの自動設計には、ビルディングブ
ロック方式と呼ばれるものが採用されている。上記ビル
ディングブロック方式については、例えばIEEE Joural
of Solid−State−Circuits CH1726−9 82 pp.111−11
4,1982、および本出願人による特願昭51−74626号に記
載されている。
ロック方式と呼ばれるものが採用されている。上記ビル
ディングブロック方式については、例えばIEEE Joural
of Solid−State−Circuits CH1726−9 82 pp.111−11
4,1982、および本出願人による特願昭51−74626号に記
載されている。
以下、従来例を第６図〜第８図を参照して説明する。こ
こで、第６図はチップ全体を通して見た図、第７図は上
記ビルディングブロック方式により設計された半導体集
積回路装置を模式的に示したパターン平面図、第８図は
第７図の単位セルの一例としてインバータ回路（領域
Ａ）を拡大したパターン平面図である。
こで、第６図はチップ全体を通して見た図、第７図は上
記ビルディングブロック方式により設計された半導体集
積回路装置を模式的に示したパターン平面図、第８図は
第７図の単位セルの一例としてインバータ回路（領域
Ａ）を拡大したパターン平面図である。
第６図において、１はチップを示し、このチップ１内に
複数のセル行群２…が形成されている。これらセル行群
２…には、夫々セル行の両端のアルミニウム（Al）から
なる２本の電源線31、32により電源が供給されている。
複数のセル行群２…が形成されている。これらセル行群
２…には、夫々セル行の両端のアルミニウム（Al）から
なる２本の電源線31、32により電源が供給されている。
第７図において、111、112、113…はセル行で、これら
セル行111、112、113…は夫々セル行の長手方向に平行
な２本のAl製の電源線（以下、第１の電源線と呼ぶ）12
1、122によって挟まれている。ここで、一方の電源線12
1は前記電源線31に接続し、他方の電源線122は前記電源
線32に接続されている。前記セル列111、112、113…間
は、夫々セル行間領域（チャネル領域）131、132…とな
っている。前記セル行は、ある機能回路を収納した論理
回路ブロックとしての単位セル11a、11b…によって構成
されている。これらの単位セル11a、11b…間の配線は、
主として上記チャネル領域131、132…を介して行なわれ
る。なお、図において、14は前記チャネル領域にセル行
の長手方向と平行に設けられた第１層のAl配線を、15は
チャネル領域及びセル行にセル行の長手方向と直交する
方向に設けられた第２層のAl配線を、16はチャネル領域
及びセル行にセル行の長手方向と直交する方向に設けら
れた多結晶シリコンからなる配線（以下、ポリシリコン
配線と呼ぶ）を、17は第１層、第２層のAl配線14、15が
接続するヴィアコンタクトホールを、18は第１層のAl配
線14とポリシリコン配線16が接続するコンタクトホール
を夫々示す。
セル行111、112、113…は夫々セル行の長手方向に平行
な２本のAl製の電源線（以下、第１の電源線と呼ぶ）12
1、122によって挟まれている。ここで、一方の電源線12
1は前記電源線31に接続し、他方の電源線122は前記電源
線32に接続されている。前記セル列111、112、113…間
は、夫々セル行間領域（チャネル領域）131、132…とな
っている。前記セル行は、ある機能回路を収納した論理
回路ブロックとしての単位セル11a、11b…によって構成
されている。これらの単位セル11a、11b…間の配線は、
主として上記チャネル領域131、132…を介して行なわれ
る。なお、図において、14は前記チャネル領域にセル行
の長手方向と平行に設けられた第１層のAl配線を、15は
チャネル領域及びセル行にセル行の長手方向と直交する
方向に設けられた第２層のAl配線を、16はチャネル領域
及びセル行にセル行の長手方向と直交する方向に設けら
れた多結晶シリコンからなる配線（以下、ポリシリコン
配線と呼ぶ）を、17は第１層、第２層のAl配線14、15が
接続するヴィアコンタクトホールを、18は第１層のAl配
線14とポリシリコン配線16が接続するコンタクトホール
を夫々示す。
第８図において、19は図示しない半導体基板の表面に設
けられた高濃度不純物領域であり、コンタクトホール20
を介して前記Al製電源線121（又は122）と電気的に接続
する。また、21は入力として用いられるポリシリコン配
線を、22は出力として用いられる第２層のAl配線を夫々
示す。
けられた高濃度不純物領域であり、コンタクトホール20
を介して前記Al製電源線121（又は122）と電気的に接続
する。また、21は入力として用いられるポリシリコン配
線を、22は出力として用いられる第２層のAl配線を夫々
示す。
ところで、上記のような構成の半導体集積回路装置にお
いて、セル行を横切るスルー配線には第２層のAl配線が
用いられ、単位セル内で第２層のAl配線を用いる領域を
除き、単位セル上を通過している。また、各々の配線の
中心線及びセルの発生原点は単位格子上に位置してお
り、単位格子の大きさ（ピッチ）は第１、第２のAl配線
及びポリシリコン配線で必ずしも同じではない。
いて、セル行を横切るスルー配線には第２層のAl配線が
用いられ、単位セル内で第２層のAl配線を用いる領域を
除き、単位セル上を通過している。また、各々の配線の
中心線及びセルの発生原点は単位格子上に位置してお
り、単位格子の大きさ（ピッチ）は第１、第２のAl配線
及びポリシリコン配線で必ずしも同じではない。
しかしながら、従来技術によれば、以下に示す問題を有
する。
する。
即ち、第７図の方式で回路設計を行う場合、電源はセル
行111、112、113…の両端から電源線31、32より電源線1
21、122を経て供給することになる。従って、回路規模
が大きくなるか、あるいは全体の形状の制約等でセル行
111、112、113…の長さが長くなると、当然セル行を貫
く電源線121、122も長くなり、自らの配線抵抗により単
位セル11a、11b…に正しい電圧レベルを与えられなくな
る。その結果、セル行方向に電圧の降下が生じ、単位セ
ル11a、11b…が正しく機能しなくなる。
行111、112、113…の両端から電源線31、32より電源線1
21、122を経て供給することになる。従って、回路規模
が大きくなるか、あるいは全体の形状の制約等でセル行
111、112、113…の長さが長くなると、当然セル行を貫
く電源線121、122も長くなり、自らの配線抵抗により単
位セル11a、11b…に正しい電圧レベルを与えられなくな
る。その結果、セル行方向に電圧の降下が生じ、単位セ
ル11a、11b…が正しく機能しなくなる。
本発明は上記事情に鑑みてなされたもので、単位セルに
正しい電圧レベルを与えてセル行方向の電圧の降下を防
止しえる半導体集積回路装置を提供することを目的とす
るものである。
正しい電圧レベルを与えてセル行方向の電圧の降下を防
止しえる半導体集積回路装置を提供することを目的とす
るものである。
この発明は、表面に第１導電型，第２導電型の高濃度不
純物領域を有する半導体基板と、この基板上に設けら
れ、ある機能回路を収納した複数の単位セルによって形
成された複数のセル行と、前記セル行を単位セルの境界
の所定の位置で分断するコンタクト領域と、前記基板上
でかつ前記セル行の長手方向に沿って夫々平行に形成さ
れた第１の電源線及び第１のグランド線と、前記基板上
で前記セル行の長手方向と交差する方向に夫々平行に形
成され、前記第１の電源線及び第１のグランド線と前記
コンタクト領域で交差する第２の電源線及び第２のグラ
ンド線と、前記コンタクト領域に設けられ、前記第１の
電源線と前記第１導電型の高濃度不純物領域を電気的に
接続させる第１のコンタクトホールと、前記コンタクト
領域に設けられ、前記第１のグランド線と前記第２導電
型の高濃度不純物領域を電気的に接続させる第２のコン
タクトホールと、前記コンタクト領域に設けられ、前記
第１の電源線と第２の電源線を電気的に接続させる第３
のコンタクトホールと、前記コンタクト領域に設けら
れ、前記第１のグランド線と第２のグランド線を電気的
に接続させる第４のコンタクトホールとを具備し、 前記高濃度不純物領域は夫々前記半導体基板をバイアス
するものであり、前記第１〜第４のコンタクトホールは
前記コンタクト領域内に位置するように配置され、かつ
第1,第２のコンタクトホールは夫々前記第２のグランド
線下，前記第２の電源線下に位置し、第3,第４のコンタ
クトホールは夫々前記第２の電源線下，前記第２のグラ
ンド線下に位置することを特徴とする半導体集積回路装
置である。
純物領域を有する半導体基板と、この基板上に設けら
れ、ある機能回路を収納した複数の単位セルによって形
成された複数のセル行と、前記セル行を単位セルの境界
の所定の位置で分断するコンタクト領域と、前記基板上
でかつ前記セル行の長手方向に沿って夫々平行に形成さ
れた第１の電源線及び第１のグランド線と、前記基板上
で前記セル行の長手方向と交差する方向に夫々平行に形
成され、前記第１の電源線及び第１のグランド線と前記
コンタクト領域で交差する第２の電源線及び第２のグラ
ンド線と、前記コンタクト領域に設けられ、前記第１の
電源線と前記第１導電型の高濃度不純物領域を電気的に
接続させる第１のコンタクトホールと、前記コンタクト
領域に設けられ、前記第１のグランド線と前記第２導電
型の高濃度不純物領域を電気的に接続させる第２のコン
タクトホールと、前記コンタクト領域に設けられ、前記
第１の電源線と第２の電源線を電気的に接続させる第３
のコンタクトホールと、前記コンタクト領域に設けら
れ、前記第１のグランド線と第２のグランド線を電気的
に接続させる第４のコンタクトホールとを具備し、 前記高濃度不純物領域は夫々前記半導体基板をバイアス
するものであり、前記第１〜第４のコンタクトホールは
前記コンタクト領域内に位置するように配置され、かつ
第1,第２のコンタクトホールは夫々前記第２のグランド
線下，前記第２の電源線下に位置し、第3,第４のコンタ
クトホールは夫々前記第２の電源線下，前記第２のグラ
ンド線下に位置することを特徴とする半導体集積回路装
置である。
［発明の実施例］ 以下、本発明の実施例を図を参照して説明する。
実施例１ 第１図〜第５図を参照する。ここで、第１図は半導体集
積回路装置のパターン平面図、第２図は第１図を巨視的
に見たパターン平面図、第３図は第２図の領域Ｂを部分
的に拡大したパターン平面図、第４図は第２図のセル行
の切開かれた領域に配置されるセルのパターン平面図、
第５図は第３図のＸ−Ｘ線に沿う断面図である。なお、
従来と同部材のものは同符号を付して説明を省略する。
積回路装置のパターン平面図、第２図は第１図を巨視的
に見たパターン平面図、第３図は第２図の領域Ｂを部分
的に拡大したパターン平面図、第４図は第２図のセル行
の切開かれた領域に配置されるセルのパターン平面図、
第５図は第３図のＸ−Ｘ線に沿う断面図である。なお、
従来と同部材のものは同符号を付して説明を省略する。
第１図及び第２図において、31…は、夫々セル行111、1
12、113…の長手方向と直交する方向にコンタクト領域
である。これらのコンタクト領域31…には、夫々第４図
の如き予め用意されたセル32が設けられている。このセ
ル32は、ライン（一点鎖線）33を境界として上方はＮチ
ャネル領域に、下方はＰチャネル領域となっている。そ
して、前記Ｎチャネル領域にはP+型の拡散層（高濃度不
純物領域）34が設けられ、他方のＰチャネル領域にはN+
型の拡散層（高濃度不純物領域）35が設けられている。
12、113…の長手方向と直交する方向にコンタクト領域
である。これらのコンタクト領域31…には、夫々第４図
の如き予め用意されたセル32が設けられている。このセ
ル32は、ライン（一点鎖線）33を境界として上方はＮチ
ャネル領域に、下方はＰチャネル領域となっている。そ
して、前記Ｎチャネル領域にはP+型の拡散層（高濃度不
純物領域）34が設けられ、他方のＰチャネル領域にはN+
型の拡散層（高濃度不純物領域）35が設けられている。
ここで、前記セル32についてＰチャネル領域のみを第５
図を用いて説明する。図中の36は例えばN+型のシリコン
基板である。この基板36の表面には、前述したN+型の拡
散層35が形成されている。前記基板36上には、拡散層35
に対応する部分にコンタクトホール37を有した絶縁膜38
が形成されている。前記拡散層35にはコンタクトホール
37を介してAl製の第１の電源線122が接続されている。
この電源線122を含む絶縁膜38上には、ヴィアコンタク
トホール17を有した層間絶縁膜39が設けられている。前
記ヴィアコンタクトホール17には、GNDに接続されたAl
製の第２の電源線40が前記第１の電源線122と電気的に
接続して設けられている。また、前記層間絶縁膜39上に
は、VDDに接続されたAl製の第２の電源線41が設けられ
ている。ここで、前記金属配線40、41は、夫々第１図及
び第２図に示す如く、セル行111、112、113…の長手方
向と直交する方向に並列に配置されている。なお、図に
おいて、42はP+型の拡散層35と電源線122とを接続させ
るコンタクトホールである。
図を用いて説明する。図中の36は例えばN+型のシリコン
基板である。この基板36の表面には、前述したN+型の拡
散層35が形成されている。前記基板36上には、拡散層35
に対応する部分にコンタクトホール37を有した絶縁膜38
が形成されている。前記拡散層35にはコンタクトホール
37を介してAl製の第１の電源線122が接続されている。
この電源線122を含む絶縁膜38上には、ヴィアコンタク
トホール17を有した層間絶縁膜39が設けられている。前
記ヴィアコンタクトホール17には、GNDに接続されたAl
製の第２の電源線40が前記第１の電源線122と電気的に
接続して設けられている。また、前記層間絶縁膜39上に
は、VDDに接続されたAl製の第２の電源線41が設けられ
ている。ここで、前記金属配線40、41は、夫々第１図及
び第２図に示す如く、セル行111、112、113…の長手方
向と直交する方向に並列に配置されている。なお、図に
おいて、42はP+型の拡散層35と電源線122とを接続させ
るコンタクトホールである。
しかして、本発明によれば、セル行111、112、113…を
所定の間隔で該セル行の長手方向と直交する方向に切開
き、そのコンタクト領域31…に第４図のセル32を設け、
更にそのコンタクト領域32およびチャネル領域131、132
…にAlからなる第２の電源線40、41を夫々セル行の長手
方向と直交する方向に設けた構造となっているため、セ
ル行が長くなった場合でも、セル行内の各単位セルに正
しい電源電圧レベルを与えることができる。その結果、
単位セルを正しく機能させることができる。
所定の間隔で該セル行の長手方向と直交する方向に切開
き、そのコンタクト領域31…に第４図のセル32を設け、
更にそのコンタクト領域32およびチャネル領域131、132
…にAlからなる第２の電源線40、41を夫々セル行の長手
方向と直交する方向に設けた構造となっているため、セ
ル行が長くなった場合でも、セル行内の各単位セルに正
しい電源電圧レベルを与えることができる。その結果、
単位セルを正しく機能させることができる。
また、コンタクト領域31に設けられるセル32では、Ｎ型
のシリコン基板36の表面にN+型の拡散層35を設け、コン
タクトホール37に設けられた第１の電源線122を介して
基板バイアスを与えることができるため、ラッチアップ
を防止できる。
のシリコン基板36の表面にN+型の拡散層35を設け、コン
タクトホール37に設けられた第１の電源線122を介して
基板バイアスを与えることができるため、ラッチアップ
を防止できる。
実施例２ 第９図〜第11図を参照して説明する。ここで、第９図は
半導体集積回路装置を模式的に示したパターン平面図、
第10図は第９図の領域Ｃを部分的に拡大したパターン平
面図、第11図は第10図のＸ−Ｘ線に沿う断面図である。
半導体集積回路装置を模式的に示したパターン平面図、
第10図は第９図の領域Ｃを部分的に拡大したパターン平
面図、第11図は第10図のＸ−Ｘ線に沿う断面図である。
実施例２は、第１図〜第４図に対応する第２の電源線が
１本の場合の例である。この場合、電源線51には“1"レ
ベル（VDD）、“0"レベル（GND）が交互に通している。
なお、第11図において、52はＮ型のシリコン基板36に設
けられてＰ−ウェルを、53はこのウェル52の表面に設け
られたP+型の拡散層を、54はこの拡散層53と第２の電源
線122を接続するコンタクトホールを、55は第１層のAl
配線を夫々示す。
１本の場合の例である。この場合、電源線51には“1"レ
ベル（VDD）、“0"レベル（GND）が交互に通している。
なお、第11図において、52はＮ型のシリコン基板36に設
けられてＰ−ウェルを、53はこのウェル52の表面に設け
られたP+型の拡散層を、54はこの拡散層53と第２の電源
線122を接続するコンタクトホールを、55は第１層のAl
配線を夫々示す。
実施例３ 本実施例は、第12図に示す如く、第２の電源線61を上記
実施例１や実施例２の如くセル行の長手方向と直線状に
直交するのではなく、配線領域でコンタクトを介せずに
一部で迂回させたものである。
実施例１や実施例２の如くセル行の長手方向と直線状に
直交するのではなく、配線領域でコンタクトを介せずに
一部で迂回させたものである。
実施例３によれば、各セル行の切開領域がセル行の長手
方向と直交する方向に直線状に位置しない場合でも、セ
ル行方向の電圧の降下の防止とラッチアップの防止を図
ることができる。
方向と直交する方向に直線状に位置しない場合でも、セ
ル行方向の電圧の降下の防止とラッチアップの防止を図
ることができる。
なお、上記実施例では、電源線の材料としてAlを用いた
が、これに限らず、他の金属材料を用いてもよい。
が、これに限らず、他の金属材料を用いてもよい。
以上詳述した如く本発明によれば、単位セルに正しい電
圧レベルを与えてセル方向の電圧の降下を防止しえる半
導体集積回路装置を提供できる。
圧レベルを与えてセル方向の電圧の降下を防止しえる半
導体集積回路装置を提供できる。
第１図は本発明の実施例１に係る半導体集積回路装置の
パターン平面図、第２図は第１図を巨視的にみたパター
ン平面図、第３図は第２図を部分的に拡大したパターン
平面図、第４図は第２図の切開領域に設けられるセルの
平面図、第５図は第３図のＸ−Ｘ線に沿う断面図、第６
図は従来の半導体集積回路装置をチップ全体から見た
図、第７図は従来の半導体集積回路装置のパターン平面
図、第８図は第７図を部分的に拡大したパターン平面
図、第９図は本発明の実施例２に係る半導体集積回路装
置のパターン平面図、第10図は第９図を部分的に拡大し
た平面図、、第11図は第10図のＸ−Ｘ線に沿う断面図、
第12図は本発明の実施例３に係る半導体集積回路装置の
パターン平面図である。 １…チップ、２…セル群、31、32、121、122…第１の電
源線、111、112、113…セル行、40、41、51、61…第２
の電源線、131、132…配線領域（チャネル領域）、14、
15、22、55…Al配線、16、21…ポリシリコン配線、17…
ヴィアコンタクトホール、18、20、37、44、54…コンタ
クトホール、32…セル、34、35、53…拡散層、36…Ｎ型
のシリコン基板、52…ウェル。
パターン平面図、第２図は第１図を巨視的にみたパター
ン平面図、第３図は第２図を部分的に拡大したパターン
平面図、第４図は第２図の切開領域に設けられるセルの
平面図、第５図は第３図のＸ−Ｘ線に沿う断面図、第６
図は従来の半導体集積回路装置をチップ全体から見た
図、第７図は従来の半導体集積回路装置のパターン平面
図、第８図は第７図を部分的に拡大したパターン平面
図、第９図は本発明の実施例２に係る半導体集積回路装
置のパターン平面図、第10図は第９図を部分的に拡大し
た平面図、、第11図は第10図のＸ−Ｘ線に沿う断面図、
第12図は本発明の実施例３に係る半導体集積回路装置の
パターン平面図である。 １…チップ、２…セル群、31、32、121、122…第１の電
源線、111、112、113…セル行、40、41、51、61…第２
の電源線、131、132…配線領域（チャネル領域）、14、
15、22、55…Al配線、16、21…ポリシリコン配線、17…
ヴィアコンタクトホール、18、20、37、44、54…コンタ
クトホール、32…セル、34、35、53…拡散層、36…Ｎ型
のシリコン基板、52…ウェル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 8826−4Ｍ Ｈ０１Ｌ 21/90 Ａ 8832−4Ｍ 27/04 Ｄ (56)参考文献 特開 昭54−93375（ＪＰ，Ａ) 特開 昭58−210636（ＪＰ，Ａ) 特開 昭57−121250（ＪＰ，Ａ)
Claims (1)
- 【請求項１】表面に第１導電型，第２導電型の高濃度不
純物領域を有する半導体基板と、 この基板上に設けられ、ある機能回路を収納した複数の
単位セルによって形成された複数のセル行と、 前記セル行を単位セルの境界の所定の位置で分断するコ
ンタクト領域と、 前記基板上でかつ前記セル行の長手方向に沿って夫々平
行に形成された第１の電源線及び第１のグランド線と、 前記基板上で前記セル行の長手方向と交差する方向に夫
々平行に形成され、前記第１の電源線及び第１のグラン
ド線と前記コンタクト領域で交差する第２の電源線及び
第２のグランド線と、 前記コンタクト領域に設けられ、前記第１の電源線と前
記第１導電型の高濃度不純物領域を電気的に接続させる
第１のコンタクトホールと、 前記コンタクト領域に設けられ、前記第１のグランド線
と前記第２導電型の高濃度不純物領域を電気的に接続さ
せる第２のコンタクトホールと、 前記コンタクト領域に設けられ、前記第１の電源線と第
２の電源線を電気的に接続させる第３のコンタクトホー
ルと、 前記コンタクト領域に設けられ、前記第１のグランド線
と第２のグランド線を電気的に接続させる第４のコンタ
クトホールとを具備し、 前記高濃度不純物領域は夫々前記半導体基板をバイアス
するものであり、 前記第１〜第４のコンタクトホールは前記コンタクト領
域内に位置するように配置され、かつ第1,第２のコンタ
クトホールは夫々前記第２のグランド線下，前記第２の
電源線下に位置し、第3,第４のコンタクトホールは夫々
前記第２の電源線下，前記第２のグランド線下に位置す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117217A JPH079940B2 (ja) | 1985-05-30 | 1985-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117217A JPH079940B2 (ja) | 1985-05-30 | 1985-05-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276248A JPS61276248A (ja) | 1986-12-06 |
| JPH079940B2 true JPH079940B2 (ja) | 1995-02-01 |
Family
ID=14706291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117217A Expired - Lifetime JPH079940B2 (ja) | 1985-05-30 | 1985-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017568A (ja) * | 2001-06-29 | 2003-01-17 | Sony Corp | 電源接続セル、半導体集積回路のレイアウト方法及び半導体集積回路のレイアウト用装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
-
1985
- 1985-05-30 JP JP60117217A patent/JPH079940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276248A (ja) | 1986-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |