JPH0799752B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0799752B2 JPH0799752B2 JP60108121A JP10812185A JPH0799752B2 JP H0799752 B2 JPH0799752 B2 JP H0799752B2 JP 60108121 A JP60108121 A JP 60108121A JP 10812185 A JP10812185 A JP 10812185A JP H0799752 B2 JPH0799752 B2 JP H0799752B2
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- effect transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は電界効果トランジスタに係り、特に化合物半導
体電界効果トランジスタに関する。
体電界効果トランジスタに関する。
GaAs MESFETにおいては、第１図に示すように半絶縁性G
aAs基板１とｎ型能動層２の間にｐ型の導電性を有する
層（ｐ型埋込み層３）を設ける型のものが提案されてい
る（公開技報Vol.6−16,公技番号81−4352）。
aAs基板１とｎ型能動層２の間にｐ型の導電性を有する
層（ｐ型埋込み層３）を設ける型のものが提案されてい
る（公開技報Vol.6−16,公技番号81−4352）。
ｐ型埋込み層３の主たる役割は、短チヤンネル効果の抑
制（短チヤンネル効果とは、ゲート長Ｌを短縮するに伴
いしきい電圧が負の方向に大きくシフトする現象を言
う。）にある。短チヤンネル効果は、ソース側n+層５か
ら半絶縁性GaAs基板１に注入された電子がドレイン側n+
層６に流入するために現出する現象であり、言わばｎ型
能動層２を流れる電流径路以外に半絶縁性GaAs基板１中
を流れる副次の電流径路が存在するためであると考えて
よい。それゆえ、ｐ型埋込み層３の領域で高くなつた基
板側の障壁は、電子の注入を抑制し、副次的な電流径路
を消失せしめる。
制（短チヤンネル効果とは、ゲート長Ｌを短縮するに伴
いしきい電圧が負の方向に大きくシフトする現象を言
う。）にある。短チヤンネル効果は、ソース側n+層５か
ら半絶縁性GaAs基板１に注入された電子がドレイン側n+
層６に流入するために現出する現象であり、言わばｎ型
能動層２を流れる電流径路以外に半絶縁性GaAs基板１中
を流れる副次の電流径路が存在するためであると考えて
よい。それゆえ、ｐ型埋込み層３の領域で高くなつた基
板側の障壁は、電子の注入を抑制し、副次的な電流径路
を消失せしめる。
ｐ型埋込み層３は、それを完全に空乏化させるために低
濃度に、しかもその電位を制御する制御電圧を設けない
よう設計するのが通例である。これは、ｎ型能動層１や
n+層5,6とｐ型埋込み層３との間の寄生容量を低減し、
素子の高速化を図るためである。
濃度に、しかもその電位を制御する制御電圧を設けない
よう設計するのが通例である。これは、ｎ型能動層１や
n+層5,6とｐ型埋込み層３との間の寄生容量を低減し、
素子の高速化を図るためである。
ところが、このように設計した素子はα線に弱いことを
本発明者らは見い出した。すなわち、このような素子を
用いて構成したSRAM（Ｓtatic Ｒandom Ａccess Ｍemor
y）は、α線が入射するたびに保持された記憶情報が破
壊される（ソフト・エラー）。このようなソフト・エラ
ーは、テー・シー・メイ〔T.C.May〕とエム・エイチ・
ウツズ〔M.H.Woods〕により1979年にSiデバイスにおい
て初めて見い出されたものである。（テー・シー・メイ
・アンド・エム・エイチ・ウツズ，アイイーイーイー・
トランザクション，エレクトロン・デバイス,ED−26巻
第２頁1979年〔T.C.May and M.H.Woods,IEEE Trans,Ele
ctron Device,ED−26,p2,1979〕参照） Siデバイスにおけるソフトエラーの発生機構は通常次の
ように考えられている。記憶情報は、DRAM（Ｄyuamic
Ｒandom Ａccess Ｍemory）の場合、メモリセルに配さ
れた容量に蓄積される電荷の有無の形で、また、SRAMの
場合、メモリセル中のノード（節）の電位の高低の形で
保持される。そこに、α線が入射するとSi基板中の飛跡
に沿つて、106の電子と正孔の対が発生し、これらのキ
ヤリアが基板内を拡散あるいはドリフトして、容量やノ
ードに流入する。そのために、容量に蓄積される電荷量
やノードの電位が大きく変動し、保持されていた記憶情
報が破壊される。上述したｐ型埋込み層を配したGaAs M
ESFETを用いて構成したSRAMにおいても、同様の機構で
ソフト・エラーが発生するものと考えられる。
本発明者らは見い出した。すなわち、このような素子を
用いて構成したSRAM（Ｓtatic Ｒandom Ａccess Ｍemor
y）は、α線が入射するたびに保持された記憶情報が破
壊される（ソフト・エラー）。このようなソフト・エラ
ーは、テー・シー・メイ〔T.C.May〕とエム・エイチ・
ウツズ〔M.H.Woods〕により1979年にSiデバイスにおい
て初めて見い出されたものである。（テー・シー・メイ
・アンド・エム・エイチ・ウツズ，アイイーイーイー・
トランザクション，エレクトロン・デバイス,ED−26巻
第２頁1979年〔T.C.May and M.H.Woods,IEEE Trans,Ele
ctron Device,ED−26,p2,1979〕参照） Siデバイスにおけるソフトエラーの発生機構は通常次の
ように考えられている。記憶情報は、DRAM（Ｄyuamic
Ｒandom Ａccess Ｍemory）の場合、メモリセルに配さ
れた容量に蓄積される電荷の有無の形で、また、SRAMの
場合、メモリセル中のノード（節）の電位の高低の形で
保持される。そこに、α線が入射するとSi基板中の飛跡
に沿つて、106の電子と正孔の対が発生し、これらのキ
ヤリアが基板内を拡散あるいはドリフトして、容量やノ
ードに流入する。そのために、容量に蓄積される電荷量
やノードの電位が大きく変動し、保持されていた記憶情
報が破壊される。上述したｐ型埋込み層を配したGaAs M
ESFETを用いて構成したSRAMにおいても、同様の機構で
ソフト・エラーが発生するものと考えられる。
ここで銘記すべきことは、Siデバイスにおいては、α線
の飛跡に沿つて発生したキヤリアの総量が106ケである
とすれば、容量あるいはノードに流入する電荷の総量は
高々160fC（発生したすべてのキヤリアが流入した場合
に相当する。）であり160fCを越えることがないという
ことである。
の飛跡に沿つて発生したキヤリアの総量が106ケである
とすれば、容量あるいはノードに流入する電荷の総量は
高々160fC（発生したすべてのキヤリアが流入した場合
に相当する。）であり160fCを越えることがないという
ことである。
ところが、本発明者らはｐ型埋込み層を配したGaAs MES
FETのトランジスタ動作状態における測定を重ねた結果
次のような事実を見い出した。すなわち、Siデバイスと
事情を異にして、160fCの数倍の電荷量がα線により発
生し電極に流した如くみえるという事実である。これ
は、ｐ型埋込み層を配したGaAs MESFETは、Siデバイス
に比べてα線耐性が小さいことを示すものであり、何ら
かのキヤリア増倍機構が存在することを示唆するもので
ある。
FETのトランジスタ動作状態における測定を重ねた結果
次のような事実を見い出した。すなわち、Siデバイスと
事情を異にして、160fCの数倍の電荷量がα線により発
生し電極に流した如くみえるという事実である。これ
は、ｐ型埋込み層を配したGaAs MESFETは、Siデバイス
に比べてα線耐性が小さいことを示すものであり、何ら
かのキヤリア増倍機構が存在することを示唆するもので
ある。
本発明の目的は、α線耐性の大きい電界効果トランジス
タを提供することにある。
タを提供することにある。
本発明は、前記目的を達成するため、ソース，ドレイン
領域および能動層を形成する半導体層に、該半導体層と
逆の導電型であり、かつ導電性を有する（完全には空乏
化しない）は半導体層を接して設け、該導電性を有する
半導体層に電極を設けたことを特徴とする。
領域および能動層を形成する半導体層に、該半導体層と
逆の導電型であり、かつ導電性を有する（完全には空乏
化しない）は半導体層を接して設け、該導電性を有する
半導体層に電極を設けたことを特徴とする。
すなわち、上述のキヤリア増倍機構のひとつとして、本
発明者らは次のような機構があることを見い出した。α
線の入射に伴い基板中に発生する正の電荷（正孔によ
る）と負の電荷（電子による）の総量は、いずれも160f
Cで等量である。また、ｐ型埋込み層は完全に空乏化し
ているために、ドレインに電圧を印加した状態では、ド
レインに始まりソースに終わる電気力線が走つており、
これが発生した。キヤリアのドリフトを促す。さらに、
GaAs中のドリフト速度を決める移動度は、電子の方が正
孔に比べて10倍以上大きい。したがつて、電子がドレイ
ン側に完全に吸収された後も、基板中に正孔が残留する
という状態が実現する。このため基板側のポテンシヤル
障壁が下がり、ソース側からの電子の注入が促進され、
副次的な電流径路が形成されドレイン側に新らたな電流
が流入するという短チヤンネル効果にみられた機構と同
様な機構が働く。このようにして流入した電荷が160fC
の数倍あり、キヤリアの増倍として観測される。
発明者らは次のような機構があることを見い出した。α
線の入射に伴い基板中に発生する正の電荷（正孔によ
る）と負の電荷（電子による）の総量は、いずれも160f
Cで等量である。また、ｐ型埋込み層は完全に空乏化し
ているために、ドレインに電圧を印加した状態では、ド
レインに始まりソースに終わる電気力線が走つており、
これが発生した。キヤリアのドリフトを促す。さらに、
GaAs中のドリフト速度を決める移動度は、電子の方が正
孔に比べて10倍以上大きい。したがつて、電子がドレイ
ン側に完全に吸収された後も、基板中に正孔が残留する
という状態が実現する。このため基板側のポテンシヤル
障壁が下がり、ソース側からの電子の注入が促進され、
副次的な電流径路が形成されドレイン側に新らたな電流
が流入するという短チヤンネル効果にみられた機構と同
様な機構が働く。このようにして流入した電荷が160fC
の数倍あり、キヤリアの増倍として観測される。
本発明による素子構造では、このキヤリアの増倍を抑制
するために、例えば第２図に示すようにｎ型能動層12あ
るいはn+層15,16の下部に完全には空乏化しないｐ型埋
込み層13を配し、その層の電位を制御する制御電極17を
設けている。
するために、例えば第２図に示すようにｎ型能動層12あ
るいはn+層15,16の下部に完全には空乏化しないｐ型埋
込み層13を配し、その層の電位を制御する制御電極17を
設けている。
このような素子構造によれば、上述のように正孔のみが
基板中に残留し、基板側のポテンシヤル障壁が低下する
という現象を避けることができる。なぜなら、正孔はｐ
型埋込み層13の中性領域（空乏化していない領域）を介
して制御電極17に流出するからである。
基板中に残留し、基板側のポテンシヤル障壁が低下する
という現象を避けることができる。なぜなら、正孔はｐ
型埋込み層13の中性領域（空乏化していない領域）を介
して制御電極17に流出するからである。
したがつて、ソース側からの電子の基板中への注入が抑
制され、キヤリアの増倍が抑えられる。
制され、キヤリアの増倍が抑えられる。
尚、集積回路中でα線入射時のキヤリア増倍効果の問題
となる素子は限られており、回路中の不要な寄生容量を
生じせしめず、回路の高速性を維持するためには問題と
なる素子に限つて、第２図の如き素子構造を採用するの
がよい。その観点から第２図の如く、ｐ型埋込み層13を
選択的に形成した素子構造の方が、全面にわたつて形成
する素子構造よりも望ましい。
となる素子は限られており、回路中の不要な寄生容量を
生じせしめず、回路の高速性を維持するためには問題と
なる素子に限つて、第２図の如き素子構造を採用するの
がよい。その観点から第２図の如く、ｐ型埋込み層13を
選択的に形成した素子構造の方が、全面にわたつて形成
する素子構造よりも望ましい。
また、第１図では2,5,6をｎ型とし、３をｐ型としたた
めに、正孔が基板中に残留しキヤリアの増倍がおこる。
ところが逆に、第１図において、2,5,6をｐ型とし、３
をｎ型とした場合には、キヤリアの増倍効果はおこらな
い。なぜなら、正孔が基板中に残留するためにソース側
からの正孔の注入を抑止するからである。ところが、電
極に流入する総電荷量は、最大140fC程度あり（α線に
より発生する総電荷量にほぼ等しい）、ソフトエラーを
回避するには依然大きい。
めに、正孔が基板中に残留しキヤリアの増倍がおこる。
ところが逆に、第１図において、2,5,6をｐ型とし、３
をｎ型とした場合には、キヤリアの増倍効果はおこらな
い。なぜなら、正孔が基板中に残留するためにソース側
からの正孔の注入を抑止するからである。ところが、電
極に流入する総電荷量は、最大140fC程度あり（α線に
より発生する総電荷量にほぼ等しい）、ソフトエラーを
回避するには依然大きい。
しかし、第２図に示す本発明の素子構造によれば、12,1
5,16をｐ型とし、13をｎ型とし、制御電極17を設けた場
合、電極に流入する総電荷を低減することが可能であ
る。なぜなら、電子はｎ層13を介して制御電極へ流出
し、また、正孔はｎ層13の静電ポテンシヤルによつてｐ
層12,15,16に流入するのを妨げられるからである。
5,16をｐ型とし、13をｎ型とし、制御電極17を設けた場
合、電極に流入する総電荷を低減することが可能であ
る。なぜなら、電子はｎ層13を介して制御電極へ流出
し、また、正孔はｎ層13の静電ポテンシヤルによつてｐ
層12,15,16に流入するのを妨げられるからである。
以上をまとめると、本発明による素子構造によれば、能
動層がｎ型であり埋込み層がｐ型である場合には、キヤ
リアの増倍が抑えられしかも、さらに、流入する総電荷
量をα線による発生電荷量よりも抑えることができる。
逆に、能動層がｐ型であり、埋込み層がｎ型である場合
にも流入する総電荷量をα線による発生電荷量よりも抑
えることができる。即ち、本発明による素子構造によれ
ば、α線耐性を大きくすることができる。
動層がｎ型であり埋込み層がｐ型である場合には、キヤ
リアの増倍が抑えられしかも、さらに、流入する総電荷
量をα線による発生電荷量よりも抑えることができる。
逆に、能動層がｐ型であり、埋込み層がｎ型である場合
にも流入する総電荷量をα線による発生電荷量よりも抑
えることができる。即ち、本発明による素子構造によれ
ば、α線耐性を大きくすることができる。
以下、本発明の実施例を第３図〜第７図により説明す
る。
る。
第３図に第２図と同様の電界効果トランジスタを示す。
半絶縁性GaAs基板31上にイオン打込みとその後の高温熱
処理工程によりｐ型埋込み層33、ｎ型能動層32、n+層3
5,36を形成する。ｐ型埋込み層33のイオン打込みは、B
e,Mg,C,Znのいずれを用いてもよく、打込みエネルギー
は、ｎ型能動層32やn+層35,36の形成条件に依存する
が、通常70KeV〜300KeVの範囲の中で選択し、ドーズ量
は完全には空乏化しない条件を満足するために、打込み
エネルギーに依存するが通常1011cm-2以上の範囲の中の
で選択する。高温熱処理は、通常700℃〜850℃の温度を
行なう。ソース電極39、ドレイン電極40、ゲート電極38
は通常のリフトオフ法で形成する。ｐ型埋込み層33の制
御電極37は、ｐ型GaAs層にオーミツク接触をなす金属で
あればよく、Cr,AuZn等のいずれを用いてもよい。
半絶縁性GaAs基板31上にイオン打込みとその後の高温熱
処理工程によりｐ型埋込み層33、ｎ型能動層32、n+層3
5,36を形成する。ｐ型埋込み層33のイオン打込みは、B
e,Mg,C,Znのいずれを用いてもよく、打込みエネルギー
は、ｎ型能動層32やn+層35,36の形成条件に依存する
が、通常70KeV〜300KeVの範囲の中で選択し、ドーズ量
は完全には空乏化しない条件を満足するために、打込み
エネルギーに依存するが通常1011cm-2以上の範囲の中の
で選択する。高温熱処理は、通常700℃〜850℃の温度を
行なう。ソース電極39、ドレイン電極40、ゲート電極38
は通常のリフトオフ法で形成する。ｐ型埋込み層33の制
御電極37は、ｐ型GaAs層にオーミツク接触をなす金属で
あればよく、Cr,AuZn等のいずれを用いてもよい。
本実施例によれば、前述の如くα線により発生するキヤ
リアの増倍を抑制することができる。
リアの増倍を抑制することができる。
第４図に第２の実施例を示す。本実施例は第３図の実施
例の改良である。制御電極37の下部にｐ型埋込み層33よ
り高濃度のp+層41を設ける。p+層41は、Mg,Be,C,Znのう
ちいずれかの高ドーズイオン打込みと高温熱処理工程あ
るいは、Znの絶縁膜をマスクとする選択拡散工程により
形成する。イオン打込みの場合、打込みエネルギーは、
通常10KeV〜300KeVの間で選択し、ドーズ量は、通常10
13cm-2以上の範囲で選択する。また、Znの選択拡散の場
合には、表面濃度を1018cm-3とするために800℃以上の
高温で拡散する。
例の改良である。制御電極37の下部にｐ型埋込み層33よ
り高濃度のp+層41を設ける。p+層41は、Mg,Be,C,Znのう
ちいずれかの高ドーズイオン打込みと高温熱処理工程あ
るいは、Znの絶縁膜をマスクとする選択拡散工程により
形成する。イオン打込みの場合、打込みエネルギーは、
通常10KeV〜300KeVの間で選択し、ドーズ量は、通常10
13cm-2以上の範囲で選択する。また、Znの選択拡散の場
合には、表面濃度を1018cm-3とするために800℃以上の
高温で拡散する。
本実施例によれば、制御電極37とｐ型埋込み層33の接触
抵抗をひとけた下げることができ、キヤリアの増倍効果
を第３図に比べさらに低減することができる。また、第
３図ではｐ型の層33にオーミツク接触をとるために制御
電極37は、ソース電極39やドレイン電極40に用いる金属
（例えば、AuGe等ｎ型の層にオーミツク接触をとる金
属）とは別種の金属（例えば、CrやAuZn）を用いる必要
であるが、本実施例によれば、p+層41が高濃度のためソ
ース電極39やドレイン電極40の金属と同種、あるいは、
ゲート電極38の金属と同種の金属を用いてもオーミック
接触を実現でき、制御電極37を形成するための工程を省
くことができ、工程を簡略化できる。
抵抗をひとけた下げることができ、キヤリアの増倍効果
を第３図に比べさらに低減することができる。また、第
３図ではｐ型の層33にオーミツク接触をとるために制御
電極37は、ソース電極39やドレイン電極40に用いる金属
（例えば、AuGe等ｎ型の層にオーミツク接触をとる金
属）とは別種の金属（例えば、CrやAuZn）を用いる必要
であるが、本実施例によれば、p+層41が高濃度のためソ
ース電極39やドレイン電極40の金属と同種、あるいは、
ゲート電極38の金属と同種の金属を用いてもオーミック
接触を実現でき、制御電極37を形成するための工程を省
くことができ、工程を簡略化できる。
第５図に第３の実施例を示す。本実施例は第４図の実施
例の改良である。ソース側のn+層35に隣接して高濃度の
p+層41を設け、ソース電極39をn+層35上とp+層41上に同
時に配置する。
例の改良である。ソース側のn+層35に隣接して高濃度の
p+層41を設け、ソース電極39をn+層35上とp+層41上に同
時に配置する。
本実施例によれば、第３図，第４図の実施例と同様にキ
ヤリアの増倍を抑制できる上に、さらにそれらに比べ素
子面積を減少でき高集積化を可能とする。
ヤリアの増倍を抑制できる上に、さらにそれらに比べ素
子面積を減少でき高集積化を可能とする。
前述のように集積回路中でα線入射時のキヤリア増倍効
果の問題となる素子は限られており、回路中の不要な寄
生容量を生じせしめず、回路の高速性を維持するために
は、問題となる素子に限つて第３図〜第５図の如き素子
構造を採用するのがよい。その観点から、第３図〜第５
図の実施例のように、ｐ型埋込み層33を選択的に形成し
た素子構造は望ましい。
果の問題となる素子は限られており、回路中の不要な寄
生容量を生じせしめず、回路の高速性を維持するために
は、問題となる素子に限つて第３図〜第５図の如き素子
構造を採用するのがよい。その観点から、第３図〜第５
図の実施例のように、ｐ型埋込み層33を選択的に形成し
た素子構造は望ましい。
第６図に第４の実施例を示す。本実施例は第３図の実施
例の改良である。前述のように集積回路の高速性を維持
するためには寄生容量は可能な限り排除することが望ま
しい。第６図は、ドレイン側のn+層36とｐ型埋込み層33
との間の寄生容量を低減するために、n+層下部にｐ型埋
込み層を設けない構造を示している。α線入射時のキヤ
リア増倍効果抑制のためには、n+層35あるいはn+層36あ
るいはｎ型能動層32のいずれかひとつの下部の全体ある
いは、部分にｐ型埋込み層33が設けられていることが最
低条件であり、ｐ型埋込み層33をどのように配するか
は、集積回路の速度をどのように設計するかで決まる。
例の改良である。前述のように集積回路の高速性を維持
するためには寄生容量は可能な限り排除することが望ま
しい。第６図は、ドレイン側のn+層36とｐ型埋込み層33
との間の寄生容量を低減するために、n+層下部にｐ型埋
込み層を設けない構造を示している。α線入射時のキヤ
リア増倍効果抑制のためには、n+層35あるいはn+層36あ
るいはｎ型能動層32のいずれかひとつの下部の全体ある
いは、部分にｐ型埋込み層33が設けられていることが最
低条件であり、ｐ型埋込み層33をどのように配するか
は、集積回路の速度をどのように設計するかで決まる。
第７図に第５の実施例を示す。ｐ型GaAs基板53上にイオ
ン打込みとその後の熱処理工程によりｎ型能動層52、n+
層55,56を形成する。ｐ型基板53の濃度は、基板が完全
には空乏化しないために1013cm-3以上の範囲から選択す
る。ソース電極59、ドレイン電極60、ゲート電極58は通
常のリフトオフ法で形成する。ｐ型基板53の制御電極57
は、ｐ型GaAsにオーミック接触をなす金属であればよ
く、Cr,AuZn等のいずれを用いてもよい。
ン打込みとその後の熱処理工程によりｎ型能動層52、n+
層55,56を形成する。ｐ型基板53の濃度は、基板が完全
には空乏化しないために1013cm-3以上の範囲から選択す
る。ソース電極59、ドレイン電極60、ゲート電極58は通
常のリフトオフ法で形成する。ｐ型基板53の制御電極57
は、ｐ型GaAsにオーミック接触をなす金属であればよ
く、Cr,AuZn等のいずれを用いてもよい。
本実施例によれば、第３図と同様にα線により発生する
キヤリアの増倍を抑制することができる。また、第３図
のｐ型埋込み層33を形成する工程を省略でき、工程を簡
略化できる。
キヤリアの増倍を抑制することができる。また、第３図
のｐ型埋込み層33を形成する工程を省略でき、工程を簡
略化できる。
第３図〜第７図では、埋込み層や基板をｐ型として、ま
た、能動層をｎ型として説明したが、それぞれが逆の導
電性を有している場合には、α線入射時のキヤリアの流
入を発生電荷量よりも抑制できる。
た、能動層をｎ型として説明したが、それぞれが逆の導
電性を有している場合には、α線入射時のキヤリアの流
入を発生電荷量よりも抑制できる。
また、GaAsにだけ限定して説明したが、InPやGaAlAs,In
GaAs,InGaAsP等他の化合物半導体でも本発明の素子構造
によりキヤリアの増倍効果を抑制できることは言うまで
もない。なぜなら、化合物半導体は一般に電子の移動度
は正孔の移動度に比べて約１ケタ大きいため、正孔がい
つも基板内に残留するからである。
GaAs,InGaAsP等他の化合物半導体でも本発明の素子構造
によりキヤリアの増倍効果を抑制できることは言うまで
もない。なぜなら、化合物半導体は一般に電子の移動度
は正孔の移動度に比べて約１ケタ大きいため、正孔がい
つも基板内に残留するからである。
Si,Geの基板については、キヤリア増倍効果そのものが
小さいが、同様にそれを抑制できることは言うまでもな
い。
小さいが、同様にそれを抑制できることは言うまでもな
い。
以上説明した如く、本発明によればα線入射時のキヤリ
アの増倍効果を抑制でき、従来に比べα線耐性を大きく
することができる。
アの増倍効果を抑制でき、従来に比べα線耐性を大きく
することができる。
第１図は従来の電界効果トランジスタの断面構造図、第
２図は本発明による電界効果トランジスタの断面構造
図、第３図〜第７図は本発明の実施例の断面構造図であ
る。 11……半絶縁性GaAs基板、12……ｎ型能動層、13……ｐ
型埋込み層、15,16……n+層、17……制御電極、18……
ゲート電極、19……ソース電極、20……ドレイン電極。
２図は本発明による電界効果トランジスタの断面構造
図、第３図〜第７図は本発明の実施例の断面構造図であ
る。 11……半絶縁性GaAs基板、12……ｎ型能動層、13……ｐ
型埋込み層、15,16……n+層、17……制御電極、18……
ゲート電極、19……ソース電極、20……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 哲一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭50−41477（ＪＰ，Ａ) 特開 昭58−148449（ＪＰ，Ａ) 特開 昭59−165466（ＪＰ，Ａ) 特開 昭59−191385（ＪＰ，Ａ)
Claims (12)
- 【請求項１】化合物半導体基板と、該化合物半導体基板
上に形成され、ソース領域、ドレイン領域および該２つ
の領域に間にある能動領域を有する第１の導電型の第１
の半導体層と、上記能動領域上に形成されたゲート電極
と、上記ソース領域上に形成されたソース電極と、上記
ドレイン領域上に形成されたドレイン電極を有する電界
効果トランジスタにおいて、上記化合物半導体基板と上
記第１の半導体層の間に上記ソース領域、ドレイン領域
および能動領域の少なくとも１つに接して形成された上
記第１の導電型とは反対の導電型の第２の導電型を有す
る第２の半導体層を有し、該第２の半導体層は完全には
空乏化していず、上記第２の半導体層と電気的に接続さ
れた制御電極を有し、上記第２の半導体層と上記制御電
極との間に上記第２の導電型で上記第２の半導体層より
低抵抗の第３の半導体層を有し、上記ソース電極、ドレ
イン電極および制御電極は同一金属からなり、上記ソー
ス電極またはドレイン電極の一方は上記制御電極と連続
して形成されて電気的に接続していることを特徴とする
電界効果トランジスタ。 - 【請求項２】化合物半導体基板と、該化合物半導体基板
上に形成され、ソース領域、ドレイン領域および該２つ
の領域に間にある能動領域を有する第１の導電型の第１
の半導体層と、上記能動領域上に形成されたゲート電極
と、上記ソース領域上に形成されたソース電極と、上記
ドレイン領域上に形成されたドレイン電極を有する電界
効果トランジスタにおいて、上記化合物半導体基板と上
記第１の半導体層の間に上記ソース領域、ドレイン領域
および能動領域に接して連続的にかつ上記ドレイン領域
とはその一部分と接して形成された上記第１の導電型と
は反対の導電型の第２の導電型を有する第２の半導体層
を有し、該第２の半導体層は完全には空乏化していず、
上記第２の半導体層と電気的に接続された制御電極を有
することを特徴とする電界効果トランジスタ。 - 【請求項３】上記第２の半導体層と上記制御電極との間
に上記第２の導電型で上記第２の半導体層より低抵抗の
第３の半導体層を有する特許請求の範囲第２項記載の電
界効果トランジスタ。 - 【請求項４】上記ソース電極、ドレイン電極および制御
電極は同一金属からなる特許請求の範囲第３項記載の電
界効果トランジスタ。 - 【請求項５】上記制御電極と上記ソース電極またはドレ
イン電極の一方は連続して形成されている特許請求の範
囲第４項記載の電界効果トランジスタ。 - 【請求項６】上記電界効果トランジスタは集積回路中に
集積された複数個の電界効果トランジスタの一つである
特許請求の範囲第１項乃至第５項記載の電界効果トラン
ジスタ。 - 【請求項７】上記電界効果トランジスタの第２の半導体
層は上記複数個の電界効果トランジスタの他の電界効果
トランジスタの第２の半導体層のどれとも接続していな
い特許請求の範囲第６項記載の電界効果トランジスタ。 - 【請求項８】化合物半導体基板と、該化合物半導体基板
上に形成され、ソース領域、ドレイン領域および該２つ
の領域に間にある能動領域を有する第１の導電型の第１
の半導体層と、上記能動領域上に形成されたゲート電極
と、上記ソース領域上に形成されたソース電極と、上記
ドレイン領域上に形成されたドレイン電極を有する電界
効果トランジスタにおいて、上記化合物半導体基板と上
記第１の半導体層の間に上記ソース領域、ドレイン領域
および能動領域に接して連続的に形成された上記第１の
導電型とは反対の導電型の第２の導電型を有する第２の
半導体層を有し、該第２の半導体層は完全には空乏化し
ていず、上記電界効果トランジスタに対し上記第２の半
導体層とのみ電気的に接続された制御電極を有し、上記
第２の半導体層と上記制御電極との間に上記第２の導電
型で上記第２の半導体層より低抵抗の第３の半導体層を
有し、上記電界効果トランジスタは集積回路中に集積さ
れた複数個の電界効果トランジスタの一つであり、上記
電界効果トランジスタの第２の半導体層は上記複数個の
電界効果トランジスタの他の電界効果トランジスタの第
２の半導体層のどれとも接続していないことを特徴とす
る電界効果トランジスタ。 - 【請求項９】上記ソース電極、ドレイン電極および制御
電極は同一金属からなる特許請求の範囲第８項記載の電
界効果トランジスタ。 - 【請求項１０】上記ゲート電極および制御電極は同一金
属からなる特許請求の範囲第１項乃至第９項記載の電界
効果トランジスタ。 - 【請求項１１】上記第２の半導体層にはBe,Mg,CおよびZ
nからなる群から選ばれた少なくとも１種がドープされ
ている特許請求の範囲第１項乃至第10項記載の電界効果
トランジスタ。 - 【請求項１２】上記化合物半導体基板は半絶縁性GaAsか
らなる特許請求の範囲第１項乃至第11項記載の電界効果
トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108121A JPH0799752B2 (ja) | 1985-05-22 | 1985-05-22 | 電界効果トランジスタ |
| DE8686106914T DE3686906T2 (de) | 1985-05-22 | 1986-05-21 | Feldeffekttransistor. |
| EP86106914A EP0203516B1 (en) | 1985-05-22 | 1986-05-21 | Field effect transistor |
| US07/658,463 US5132752A (en) | 1985-05-22 | 1991-02-22 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108121A JPH0799752B2 (ja) | 1985-05-22 | 1985-05-22 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267369A JPS61267369A (ja) | 1986-11-26 |
| JPH0799752B2 true JPH0799752B2 (ja) | 1995-10-25 |
Family
ID=14476454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108121A Expired - Lifetime JPH0799752B2 (ja) | 1985-05-22 | 1985-05-22 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799752B2 (ja) |
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| JP2732841B2 (ja) * | 1987-06-19 | 1998-03-30 | ソニー株式会社 | 電界効果トランジスタの製造方法 |
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| JP2716134B2 (ja) * | 1987-11-30 | 1998-02-18 | 日本電気株式会社 | 半導体トランジスタ |
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| JPH039533A (ja) * | 1989-06-07 | 1991-01-17 | Toshiba Corp | ショットキーゲート型電界効果トランジスタ |
| JP4836334B2 (ja) * | 2001-02-02 | 2011-12-14 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
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| US7043933B1 (en) | 2003-08-26 | 2006-05-16 | Isothermal Systems Research, Inc. | Spray coolant reservoir system |
| US7180741B1 (en) | 2003-08-26 | 2007-02-20 | Isothermal Systems Research, Inc. | Spray cool system with a dry access chamber |
| JP5853188B2 (ja) * | 2011-05-30 | 2016-02-09 | パナソニックＩｐマネジメント株式会社 | スイッチ装置 |
| JP5739564B2 (ja) * | 2014-04-11 | 2015-06-24 | パナソニック株式会社 | 電界効果トランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS59165466A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS59191385A (ja) * | 1983-04-15 | 1984-10-30 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1985
- 1985-05-22 JP JP60108121A patent/JPH0799752B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPS61267369A (ja) | 1986-11-26 |
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