JPH046092B2 - - Google Patents
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- JPH046092B2 JPH046092B2 JP62190157A JP19015787A JPH046092B2 JP H046092 B2 JPH046092 B2 JP H046092B2 JP 62190157 A JP62190157 A JP 62190157A JP 19015787 A JP19015787 A JP 19015787A JP H046092 B2 JPH046092 B2 JP H046092B2
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- Japan
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- layer
- gate electrode
- carriers
- substrate
- fet
- Prior art date
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体集積回路における電界
効果トランジスタに係り、特にα線の入射によつ
て生じたキヤリアの流入を抑える構造を有する電
界効果トランジスタに関する。
効果トランジスタに係り、特にα線の入射によつ
て生じたキヤリアの流入を抑える構造を有する電
界効果トランジスタに関する。
従来、GaAs MESFET（Metal
Semiconductor Field Effect Transistor）にお
いて、α線の入射によつて生じたキヤリアの流入
を抑える構造については、例えばアイ・イー・イ
ー・イー、エレクトロン デバイス レターズ、
イー・デイー・エル７巻、ナンバー６（1986年）
第396頁から第397頁（IEEE ELECTRON
DEVICE LETTERS、VOL.EDL−７、No.６、
（1986）pp.396−397）において論じられている。
Semiconductor Field Effect Transistor）にお
いて、α線の入射によつて生じたキヤリアの流入
を抑える構造については、例えばアイ・イー・イ
ー・イー、エレクトロン デバイス レターズ、
イー・デイー・エル７巻、ナンバー６（1986年）
第396頁から第397頁（IEEE ELECTRON
DEVICE LETTERS、VOL.EDL−７、No.６、
（1986）pp.396−397）において論じられている。
上記従来技術は、GaAs MESFETにα線が入
射した場合のMESFETへのキヤリアの流入を抑
えるものである。すなわち、GaAs MESFET、
もしくはFET近傍にα線が入射した場合、発生
したキヤリアが、ドレイン−ソース間のポテンシ
ヤル障壁を引き下げる。このため、ソースからの
電子の注入が促進され、α線入射によつて発生し
たキヤリアの数倍のキヤリアがドレインに流れ込
む。上記従来技術は、FET下部にＰ層を埋込む
ことにより、ドレイン−ソース間のポテンシヤル
障壁を高くし、ドレインへのキヤリアの流入を抑
えるというものである。
射した場合のMESFETへのキヤリアの流入を抑
えるものである。すなわち、GaAs MESFET、
もしくはFET近傍にα線が入射した場合、発生
したキヤリアが、ドレイン−ソース間のポテンシ
ヤル障壁を引き下げる。このため、ソースからの
電子の注入が促進され、α線入射によつて発生し
たキヤリアの数倍のキヤリアがドレインに流れ込
む。上記従来技術は、FET下部にＰ層を埋込む
ことにより、ドレイン−ソース間のポテンシヤル
障壁を高くし、ドレインへのキヤリアの流入を抑
えるというものである。
ところで、FETのゲート電極には、配線金属
とのコンタクトを取る為に、パツド部分を設ける
必要がある。第２図に示した従来のFETの断面
図において、ゲート電極１のパツド部分の下部に
もＰ層１１を設けた場合、この部分でメタル−Ｐ
層によるシヨツトキーダイオードが形成され、α
線が入射して発生したキヤリアが拡散、あるいは
ドリフトし、このダイオードを通じてゲートに流
れ込む（第２図中矢印で示す）。上記従来技術で
はこの点についての配慮がなされていないので、
このようなFETを用いたSRAM（Ｓtatic Ｒ
andom Ａccess Ｍemory）では、α線が入射
した場合、発生したキヤリアがFETのゲート電
極に流入してゲート電位が大きく変動してしま
い、メモリセルに保持されていた記憶情報が破壊
されうる（α線によるソフトエラー）という問題
があつた。
とのコンタクトを取る為に、パツド部分を設ける
必要がある。第２図に示した従来のFETの断面
図において、ゲート電極１のパツド部分の下部に
もＰ層１１を設けた場合、この部分でメタル−Ｐ
層によるシヨツトキーダイオードが形成され、α
線が入射して発生したキヤリアが拡散、あるいは
ドリフトし、このダイオードを通じてゲートに流
れ込む（第２図中矢印で示す）。上記従来技術で
はこの点についての配慮がなされていないので、
このようなFETを用いたSRAM（Ｓtatic Ｒ
andom Ａccess Ｍemory）では、α線が入射
した場合、発生したキヤリアがFETのゲート電
極に流入してゲート電位が大きく変動してしま
い、メモリセルに保持されていた記憶情報が破壊
されうる（α線によるソフトエラー）という問題
があつた。
本発明の目的は、上記問題点を解決し、α線耐
性の大きい電界効果トランジスタを提供すること
にある。
性の大きい電界効果トランジスタを提供すること
にある。
上記目的は、FETのゲート電極のパツド部分
の下部に接して、高抵抗材料層を有する構造とす
ることにより達成される。
の下部に接して、高抵抗材料層を有する構造とす
ることにより達成される。
より具体的には、上記高抵抗材料層として、絶
縁物層、空乏化した半導体層、深い不純物準位に
よつて補償された高抵抗半導体層あるいは半絶縁
性基板等を用いる。
縁物層、空乏化した半導体層、深い不純物準位に
よつて補償された高抵抗半導体層あるいは半絶縁
性基板等を用いる。
ゲート電極のパツド部分の下部に接して高抵抗
材料層を有することにより、この層はキヤリアを
通さないので、α線入射によつて基板内に発生し
たキヤリアがゲートのパツド部分を通じてゲート
に流入することを防ぐことができる。より具体的
には以下の通りである。
材料層を有することにより、この層はキヤリアを
通さないので、α線入射によつて基板内に発生し
たキヤリアがゲートのパツド部分を通じてゲート
に流入することを防ぐことができる。より具体的
には以下の通りである。
GaAs基板に入射するα線は約160fcの正孔及び
電子を生ずる。これらのキヤリアは基板中では時
間の経過とともに再結合して失われていくが、そ
れまでの間に基板の中を拡散、あるいはドリフト
する。α線がFETのゲート電極のパツド部分、
あるいはその近傍に入射した場合、ゲート電極の
パツド部分の下に設けたキヤリアを通さない高抵
抗材料層の為に、ゲート電極へのパツド部分を通
じてのキヤリアの流入が阻止される。よつて、
FETのゲート電位の変動を抑えることができ、
このようなFETをSRAMに用いた場合、α線入
射によるソフトエラーを抑制することができる。
電子を生ずる。これらのキヤリアは基板中では時
間の経過とともに再結合して失われていくが、そ
れまでの間に基板の中を拡散、あるいはドリフト
する。α線がFETのゲート電極のパツド部分、
あるいはその近傍に入射した場合、ゲート電極の
パツド部分の下に設けたキヤリアを通さない高抵
抗材料層の為に、ゲート電極へのパツド部分を通
じてのキヤリアの流入が阻止される。よつて、
FETのゲート電位の変動を抑えることができ、
このようなFETをSRAMに用いた場合、α線入
射によるソフトエラーを抑制することができる。
〔実施例〕
参考例 １
以下、本発明に関連する第一の参考例を第１
図、及び第３図により説明する。第１図は電界効
果トランジスタの断面構造図、第３図は該電界効
果トランジスタを基板上より見た図を示す。半絶
縁性GaAs基板６上にイオン打込みとその後の高
温熱処理工程によりＰ型半導体層１１、ｎ型能動
層７、n+層３を形成する。Ｐ型半導体層１１の
イオン打込みは、Be、Mg、Ｃ、Znのいずれを用
いてもよく、打込みエネルギーは、ｎ型能動層７
やn+層３の形成条件に依存するが、通常10keV〜
400keVの範囲の中で選択し、ドーズ量は打込エ
ネルギーに依存するが、通常1011cm-2以上の範囲
の中で選択する。高温熱処理は、通常700℃〜850
℃の温度で行なう。次に絶縁物膜２を通常の
CVD（Ｃhemical Ｖapor Ｄeposition）法によ
りゲート電極のパツド下部の範囲に形成する。こ
の絶縁物膜が上述の高抵抗材料層である。絶縁物
膜２としてはSiO2、SiN4、AlN、Al2O3のいずれ
を用いてもよい。その後は通常の方法でゲート金
属１、SiO2膜８、ソース、ドレイン電極４、配
線金属９を形成する。
図、及び第３図により説明する。第１図は電界効
果トランジスタの断面構造図、第３図は該電界効
果トランジスタを基板上より見た図を示す。半絶
縁性GaAs基板６上にイオン打込みとその後の高
温熱処理工程によりＰ型半導体層１１、ｎ型能動
層７、n+層３を形成する。Ｐ型半導体層１１の
イオン打込みは、Be、Mg、Ｃ、Znのいずれを用
いてもよく、打込みエネルギーは、ｎ型能動層７
やn+層３の形成条件に依存するが、通常10keV〜
400keVの範囲の中で選択し、ドーズ量は打込エ
ネルギーに依存するが、通常1011cm-2以上の範囲
の中で選択する。高温熱処理は、通常700℃〜850
℃の温度で行なう。次に絶縁物膜２を通常の
CVD（Ｃhemical Ｖapor Ｄeposition）法によ
りゲート電極のパツド下部の範囲に形成する。こ
の絶縁物膜が上述の高抵抗材料層である。絶縁物
膜２としてはSiO2、SiN4、AlN、Al2O3のいずれ
を用いてもよい。その後は通常の方法でゲート金
属１、SiO2膜８、ソース、ドレイン電極４、配
線金属９を形成する。
本参考例によれば、ゲート電極１のパツド部と
Ｐ型半導体１１が直接接することによつて形成さ
れるシヨツトキーダイオードの部分の面積は、間
に絶縁物層２をはさみ込むことにより大幅に減少
できる。よつて、前述の如くα線により発生する
キヤリアがゲート電極に流入することを阻止する
ことができる。さらに該シヨツトキーダイオード
の逆方向リーク電流によるゲートリーク電流も大
幅に抑制できる。
Ｐ型半導体１１が直接接することによつて形成さ
れるシヨツトキーダイオードの部分の面積は、間
に絶縁物層２をはさみ込むことにより大幅に減少
できる。よつて、前述の如くα線により発生する
キヤリアがゲート電極に流入することを阻止する
ことができる。さらに該シヨツトキーダイオード
の逆方向リーク電流によるゲートリーク電流も大
幅に抑制できる。
実施例 １
次に、本発明の第一の実施例を第４図を用いて
説明する。第一の参考例との違いは、絶縁物層２
を省いた点と、Ｐ型半導体層１１を、ゲート電極
１のパツド下部に選択的に形成しない点と、空乏
化したＰ層１２を該パツド下部に能動層よりも深
く形成した点であり、この空乏化したＰ層が上述
の高抵抗材料層である。空乏化したＰ層１２は
Be、Mg、Ｃ、Znのうちいずれかのイオン打込み
と高温熱処理工程により形成される。打込みエネ
ルギーは通常10keV〜400keVの範囲の中で選択
し、ドーズ量は完全に空乏化する条件を満足する
ために、打込エネルギーに依存するが通常1013cm
-2以下の範囲の中で選択する。空乏化したｐ層１
２を能動層よりも深く設けたことにより、ゲート
電極１のパツド下部には厚い空乏層ができ、キヤ
リアの流入が効果的に阻止される。
説明する。第一の参考例との違いは、絶縁物層２
を省いた点と、Ｐ型半導体層１１を、ゲート電極
１のパツド下部に選択的に形成しない点と、空乏
化したＰ層１２を該パツド下部に能動層よりも深
く形成した点であり、この空乏化したＰ層が上述
の高抵抗材料層である。空乏化したＰ層１２は
Be、Mg、Ｃ、Znのうちいずれかのイオン打込み
と高温熱処理工程により形成される。打込みエネ
ルギーは通常10keV〜400keVの範囲の中で選択
し、ドーズ量は完全に空乏化する条件を満足する
ために、打込エネルギーに依存するが通常1013cm
-2以下の範囲の中で選択する。空乏化したｐ層１
２を能動層よりも深く設けたことにより、ゲート
電極１のパツド下部には厚い空乏層ができ、キヤ
リアの流入が効果的に阻止される。
実施例 ２
本発明の第二の実施例を第５図を用いて説明す
る。第一の参考例と異なるのは、絶縁物層２を省
いた点と、深い不純物準位によつて補償された高
抵抗半導体層１０をゲート電極１のパツド下部に
能動層よりも深く設けた点であり、この深い不純
物準位によつて補償された高抵抗半導体層が上述
の高抵抗材料層である。該半導体層１０はＨ、
Ｏ、Ｖ、Au、Cu、Fe、Crのうちのいずれかのイ
オン打込みにより形成される。打込エネルギーは
通常10keV〜400keVの範囲の中で選択し、ドー
ズ量は、Ｐ型半導体層１０を完全に補償して半絶
縁性化する条件を満足するために、打込エネルギ
ーに依存するが通常1011cm-2以上の範囲の中で選
択する。半絶縁性を持つた該半導体層１０を能動
層よりも深く設けたことにより、ゲート電極１の
パツド部へのキヤリアの流入が効果的に阻止され
る。
る。第一の参考例と異なるのは、絶縁物層２を省
いた点と、深い不純物準位によつて補償された高
抵抗半導体層１０をゲート電極１のパツド下部に
能動層よりも深く設けた点であり、この深い不純
物準位によつて補償された高抵抗半導体層が上述
の高抵抗材料層である。該半導体層１０はＨ、
Ｏ、Ｖ、Au、Cu、Fe、Crのうちのいずれかのイ
オン打込みにより形成される。打込エネルギーは
通常10keV〜400keVの範囲の中で選択し、ドー
ズ量は、Ｐ型半導体層１０を完全に補償して半絶
縁性化する条件を満足するために、打込エネルギ
ーに依存するが通常1011cm-2以上の範囲の中で選
択する。半絶縁性を持つた該半導体層１０を能動
層よりも深く設けたことにより、ゲート電極１の
パツド部へのキヤリアの流入が効果的に阻止され
る。
参考例 ２
本発明に関連する第二の参考例を第６図を用い
て説明する。第一の参考例との違いは、絶縁物層
２を省いた点と、ゲート電極１のパツド下部にＰ
型半導体層１１を選択的に形成しない点である。
すなわち、ゲート電極１のパツド下部は半絶縁性
GaAs基板６と接し、この基板が高抵抗材料層と
なるので、キヤリアの流入を阻止できる。
て説明する。第一の参考例との違いは、絶縁物層
２を省いた点と、ゲート電極１のパツド下部にＰ
型半導体層１１を選択的に形成しない点である。
すなわち、ゲート電極１のパツド下部は半絶縁性
GaAs基板６と接し、この基板が高抵抗材料層と
なるので、キヤリアの流入を阻止できる。
以上説明した如く、本発明によれば、α線が入
射した時に発生するキヤリアがゲート電極のパツ
ド部分に流入することを阻止することができ、従
来の電界効果トランジスタに比べα線耐性を大き
くすることができる。
射した時に発生するキヤリアがゲート電極のパツ
ド部分に流入することを阻止することができ、従
来の電界効果トランジスタに比べα線耐性を大き
くすることができる。
第１図は本発明に関連する第一の参考例の
FETの断面図、第２図は従来のFETの断面図、
第３図は第一の参考例のFETの平面図、第４図
乃至第５図はそれぞれ本発明に係る第一乃至第二
の実施例のFETの断面図、第６図は本発明に関
連する第二の参考例のFETの断面図である。 １…ゲート電極、２…絶縁物層、３…n+層、
４…ソース、ドレイン電極、６…半絶縁性GaAs
基板、７…ｎ型能動層、８…SiO2膜、９…配線
金属、１０…深い不純物準位によつて補償された
半導体層、１１…Ｐ型半導体層、１２…空乏化し
たＰ層。
FETの断面図、第２図は従来のFETの断面図、
第３図は第一の参考例のFETの平面図、第４図
乃至第５図はそれぞれ本発明に係る第一乃至第二
の実施例のFETの断面図、第６図は本発明に関
連する第二の参考例のFETの断面図である。 １…ゲート電極、２…絶縁物層、３…n+層、
４…ソース、ドレイン電極、６…半絶縁性GaAs
基板、７…ｎ型能動層、８…SiO2膜、９…配線
金属、１０…深い不純物準位によつて補償された
半導体層、１１…Ｐ型半導体層、１２…空乏化し
たＰ層。
Claims (1)
- １ 少なくとも、半絶縁性化合物半導体基板と、
該基板表面内部に離間して形成されたソース、ド
レイン領域と該ソース、ドレイン領域の間に形成
された能動層とからなるｎ型を有する第１の半導
体領域と、該第１の半導体領域の下部で該第１の
半導体領域に接して形成されたｐ型を有する第２
の半導体領域と、該能動層上に形成されたゲート
電極とを備えた電界効果トランジスタにおいて、
該ゲート電極のパツド部分の下部に接し、該基板
表面内部で該能動層の深さよりも深く形成された
高抵抗材料層を有することを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19015787A JPS6436078A (en) | 1987-07-31 | 1987-07-31 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19015787A JPS6436078A (en) | 1987-07-31 | 1987-07-31 | Field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436078A JPS6436078A (en) | 1989-02-07 |
| JPH046092B2 true JPH046092B2 (ja) | 1992-02-04 |
Family
ID=16253371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19015787A Granted JPS6436078A (en) | 1987-07-31 | 1987-07-31 | Field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6436078A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039533A (ja) * | 1989-06-07 | 1991-01-17 | Toshiba Corp | ショットキーゲート型電界効果トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112658A (ja) * | 1982-12-20 | 1984-06-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS6189679A (ja) * | 1984-10-09 | 1986-05-07 | Sony Corp | 半導体装置の製法 |
-
1987
- 1987-07-31 JP JP19015787A patent/JPS6436078A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436078A (en) | 1989-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |