JPH0799809B2

JPH0799809B2 - 信号変換回路

Info

Publication number: JPH0799809B2
Application number: JP11737284A
Authority: JP
Inventors: 健三赤桐; 正之西口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-06-07
Filing date: 1984-06-07
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: JPS60261222A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ディジタル信号をアナログ信号に変換する信
号変換回路に関し、特に、差分処理されレンジ圧伸処理
されたディジタル信号を少ないビット数のディジタル／
アナログ変換器を用いてアナログ信号に変換する信号変
換回路に関する。

［背景技術とその問題点］例えば、アナログ・オーディオ信号やアナログ・ビデオ
信号を標本化すなわちサンプリングし、量子化及び符号
化を行って得られたディジタルPCM信号や、ディジタル
電子楽器の音源装置等より生成されたディジタルPCM信
号等は、ディジタル／アナログ変換器（D/A変換器）を
用いて最終的にアナログ信号に変換することが必要とさ
れる。このD/A変換器は一般に構成が複雑であり、入力
ディジタル信号のビット数が12ビットを越えると価格が
急激に高騰する。これは、クロックが高速化すること
や、高精度の抵抗を必要とする点や、回路構成が極めて
複雑化すること等が原因である。

しかしながら、量子化誤差を低減しダイナミック・レン
ジを拡大するためには、ディジタルPCM信号の１ワード
のビット数、いわゆるワード長を大きくすることが必要
であり、特に、電子楽器の音源部より発生されるディジ
タル楽音信号のようにピーク・ファクタの大きな信号の
場合には、例えばワード長に20ビット程度が必要とされ
る。

ところで、アナログ信号と対応するディジタルPCM信号
においては、その統計的性質が偏りを持つこと、視聴覚
現象からみて重要度の低い部分があることを利用して、
情報量を圧縮することが可能であり、例えば差分・和分
処理やレンジ圧縮・伸張処理を行っても信号の品質劣化
が極めて少ないことが知られている。

［発明の目的］本発明は、上述の実情に鑑み、差分処理およびレンジ圧
縮されたディジタル信号を少ないビット数の乗算型D/A
変換器およびアナログ積分回路を用いてアナログ信号に
変換することにより、高価な多ビットD/A変換器を用い
ることなく、比較的簡単で安価な回路構成により実質的
に多ビットのD/A変換が可能な信号変換回路の提供を目
的とする。

［発明の概要］すなわち、本発明に係る信号変換回路の特徴は、差分処
理されレンジ処理されたディジタル信号が入力され、上
記レンジ処理により浮動小数点表示された仮数部データ
と、この浮動小数点表示された指数部データがアナログ
変換された信号との上算値をアナログ信号として得る乗
算型ディジタル／アナログ変換器と、この上算器ディジ
タル／アナログ変換器からのアナログ信号が入力され、
上記差分処理による特性の逆特性に相当する積分特性を
有し、かつ上記差分処理における低域周波数側および高
域周波数側での各飽和特性を補償する特性を有するアナ
ログ積分回路とを備えて成ることである。

したがって、上記差分処理およびレンジ処理により信号
の品質を劣化することなくワード長が短くされたディジ
タル信号をD/A変換しており、このD/A変換時にレンジ復
元を、またアナログ積分により上記差分処理の復元を行
っているため、少ないビット数のD/A変換器を用いて長
いワード長のディジタル信号を品質劣化なく効率的にア
ナログ信号に変換することができる。さらに、上記アナ
ログ積分における伝達特性については、上記ディジタル
差分処理における伝達特性に対して高い精度で逆特性と
なるような低域側および高域側での飽和特性を補償した
特性とすることができ、総合周波数特性として平坦度の
良好な信号変換回路を提供でき、高品質のアナログ信号
を得ることができる。

［実施例］以下、本発明に係る信号変換回路の好ましい実施例につ
いて、図面を参照しながら説明する。

第１図は本発明の第１の実施例を示すブロック回路図で
ある。この第１図において、入力端子１には、標本化周
波数すなわちサンプリング周波数がf_sで１ワードが例え
ば20ビットのディジタル信号が供給されている。このデ
ィジタル信号は、原入力信号としてのアナログ・オーデ
ィオ信号やアナログ・ビデオ信号をサンプリング周波数
f_sで標本化し、さらには量子化および標本化を行って得
られたディジタルPCM信号、あるいは例えばディジタル
電子楽器の音原装置等から出力されたディジタルPCM信
号等であり、最終的にはD/A変換（ディジタル／アナロ
グ変換）を行って元のアナログ信号を復元することが必
要とされる。ところで、入力端子１に供給されるディジ
タルPCM信号のサンプリング・データの１ワード当たり
のビット数は、例えば20ビットと大きく、このような１
ワード20のビットのディジタル信号を直接的にD/A変換
（ディジタル／アナログ変換）することは、D/A変換器
の回路規模が極めて大きくなり、量産時の歩留まりも悪
く、価格的にも極めて高価なものとなってしまうことは
前述したとおりである。

ここで、第１図に示す本発明の第１の実施例において
は、入力端子１からの例えば１ワード20ビットのディジ
タル信号を差分処理回路２に送り、差分処理回路２から
の出力をレンジ圧縮、特に瞬時圧縮を行うレンジ処理回
路３に送っている。

差分処理回路２は、例えば第２図に示すような１次差分
をとる回路構成を有している。この第２図において、入
力データx_i（ｉはサンプリング・データの時間順序に従
ったワード番号）は、加算器21に送られるとともに、係
数乗算器22で係数ｋが乗算されかつ遅延素子23で１サン
プル周期遅延されたデータkx_i-1が加算器21に減算入力
として送られることにより、この加算器21からの出力デ
ータy_iは、 y_i＝x_i−kx_i-1 となる。この差分処理された出力データy_iのワード長、
すなわち１ワードのビット数は、最大値がどのような値
となるかによって決められる。この最大値は、入力デー
タ列の時間的に隣接するデータx_i、x_i-1の一方が正、他
方が負となるときに生ずるものであり、入力データの最
大値の倍の値となる。従って、入力データのワード長、
例えば20ビット、よりも１ビット長く、例えば21ビット
としているが、一般にアナログ信号のサンプリング・デ
ータを差分処理する場合には、データ値の大半、例えば
99％以上を入力データよりも充分少ないビット数で表現
でき、実効的なビット低減が行われる。

次に、レンジ処理回路３は、上記差分処理された例えば
１ワード21ビットのデータを、いわゆる浮動小数点（フ
ローティング・ポイント）表示により例えば仮数部９ビ
ット、指数部４ビットで表示し、レンジ処理された入力
ディジタル信号としての仮数部データを絶対値算出回路
４に、レンジ情報としての指数部データをD/A変換器５
に、それぞれ送っている。なお、ここで仮数部が９ビッ
トの例を挙げたのは、後述する乗算型D/A変換器６とし
て一般に広く用いられている８ビットのD/A変換器を想
定したことによるものであり、入力データの21ビットか
ら仮数部９ビットを取り出す場合には後述するように４
ビットの指数部が必要とされるものである。これらの入
力データのビット数、仮数部のビット数又は指数部のビ
ット数は、上述の例に限定されないことは勿論である。

ここでレンジ処理回路３の具体例について、第３図を参
照しながら説明する。

第３図は、２の補数表示された21ビットのデータを、９
ビットの仮数部D_mと４ビットの指数部D_iとで表す場合の
一具体例を示している。上記２の補数表示では、最上位
ビット（MSB）が正負の符号を表しており、MSBが「１」
のとき正の数を、「０」のとき負の数をそれぞれ表す。
第３図においては、21ビットの各ビットを最下位ビット
（LSB）側からMSB側まで順次b₀〜b₂₀としており、図中
の「ｘ」で表されたビットは、「１」または「０」のい
ずれでもよいことを示す。

先ず第３図のＡは、１ワード21ビットの入力データが正
の数のとき、一般に小数点をｋビットだけMSB側に移動
あるいはシフトして、この小数点よりMSB側に９ビット
分の仮数部を21ビット中から取り出す場合の例を示して
いる。すなわち、１ワード21ビットのデータのMSBのビ
ットb₂₀が「０」となる正の数の場合に、データ値が小
さいほどMSB側からLSB側に連続する「０」の個数が多く
なり、初めて「１」が表れるビット以降が有効桁とな
る。ただし、正負の符号を表すためのビットを最上位に
付加することが必要とされる。したがって、第３図のＡ
の例では、ビットb_k+8が「０」で、ビットb_k+7にMSB側
から初めて「１」が表れており、このときビットb_kから
ビットb_k+8までの９ビットを仮数部D_mとして取り出し、
指数部D_iとしてはビット・シフト量のｋを表す４ビット
の２進数を取り出している。第３図のＢ、Ｃ、Ｄ、上記
ビット・シフト量ｋが０、５、12の場合をそれぞれ示し
ている。例えば21ビットのデータのMSB側から初めて
「１」が表れるビットがビットb₇以下の場合、すなわち
MSB側から少なくともビットb₈まで「０」が連続する場
合には、第３図のＢに示すように、ビット・シフト量を
０としてLSB側からビットb₀〜b₈の９ビットを仮数部と
して取り出し、ビット・シフト量を表す４ビットの２進
数「0000」を指数部として取り出す。また、MSB側から
「０」が連続してビットb₁₂で初めに「１」が表れるデ
ータの場合に、第３図のＣに示すように、ビット・シフ
ト量を５としてビットb₅〜b₁₃の９ビットを仮数部とし
て取り出し、ビット・シフト量を表す４ビットの２進数
「0101」を指数部として取り出す。また、21ビットデー
タのMSBの隣のビットb₁₉に「１」が表れる場合には、第
３図のＤに示すように、ビット・シフト量を12として、
ビットb₁₂からMSBのb₂₀までの９ビットを仮数部として
取り出し、ビット・シフト量を表す４ビットの２進数
「1100」を指数部として取り出す。

また、第３図のＥは、MSBが「１」となる負の数のと
き、一般にｋビットだけシフトして９ビットの仮数部を
取り出す場合の例を示している。すなわち、負の数の場
合には、21ビットのデータのMSB側からLSB側に向かって
「１」が連続し、初めに「０」が表れるビット以降が有
効桁となる。ただし、符号ビットの１ビットが先頭（上
位順）に配されるから、仮数部として取り出す９ビット
b_k〜b_k+8のうち最上位のビットb_k+8が「１」で次のビッ
トb_k+7に上記初めて表れる「０」が配されることにな
る。

第１図のレンジ処理回路３は、上述したような９ビット
の仮数部と４ビットの指数部とを取り出すものであり、
具体的には、例えば入力された21ビットデータのMSBの
値を検出して正負の符号を判別し、MSBからLSBに向かっ
てこのMSBの値と異なる値のビットを検索し、この異な
る値の最初のビットを上位側から２番目のビットとする
ような連続する９ビット、例えばb_k〜b_k+8を仮数部とし
て取り出し、この９ビットの最下位のビットb_kと元の21
ビットのLSBb₀との差としてのシフト量ｋを２進数表示
した４ビットを指数部として取り出すものである。

このようなレンジ処理回路３においては、入力された21
ビットのデータを９ビットの仮数部と４ビットの指数部
とで表すことにより、瞬時的なダイナミック・レンジは
９ビット相当であっても、指数部の４ビットにより21ビ
ットの最下位側の９ビットb₀〜b₈から最上位側の９ビッ
トb₁₂〜b₂₀までを表現できるため、全体として21ビット
相当のダイナミック・レンジを得ることができる。

次に、絶対値算出回路４は、レンジ処理回路３から得ら
れた正、負の符号を含む例えば９ビットのデータの絶対
値を算出し、例えば１ワード８ビートの絶対値データを
出力して、乗算型D/A変換器６に送っている。乗算型D/A
変換器６の乗算信号入力端子には、上記指数部データを
D/A変換器５にて指数関数値としてのアナログ信号に変
換した乗算信号が入力されており、乗算型D/A変換器６
は、絶対値算出回路４からのデータの値と上記乗算信号
の値との乗算値をアナログ信号に変換して出力する。

このような乗算型D/A変換器６としては、抵抗ラダー型D
/A変換回路や重み抵抗型D/A変換回路、積分型D/A変換回
路、あるいは電流加算方式D/A変換回路等を用いること
ができ、これらの回路構成における基準電流源や基準電
圧源を調整または可変制御するための端子を上記乗算信
号入力端子とすればよい。

ここで、乗算型D/A変換器６として積分型D/A変換回路を
用いる場合の具体例を、第４図とともに説明する。

この第４図において、上記乗算型D/A変換器６として用
いられる積分型D/A変換器30は、上記絶対値算出回路４
からの例えば８ビット絶対値データが入力される８個の
データ入力端子31A〜31Hと、クロック入力端子32からの
一定周波数のクロックを係数する例えば８ビットのバイ
ナリ、カウンタ33と、上記データ入力端子31A〜31Hから
の８ビット絶対値データと上記カウンタ33からの８ビッ
ト・カウント・データとを比較するディジタル比較器34
と、基準電圧入力端子35に抵抗を介して接続され上記比
較器34からの比較出力に応じてON・OFF制御されるスイ
ッチ36と、このスイッチ36からの出力が非反転入力端子
に供給される編算増幅器（オペアンプ）37と、このオペ
アンプ37の非反転入力端子と出力端子との間に接続され
た積分コンデンサ38と、この積分コンデンサ38に並列に
接続されたアナログ・スイッチ39とより成り、オペアン
プ37の出力端子40からD/A変換されたアナログ信号が取
り出される。さらに、上記８ビット絶対値データの切り
換えタイミングと同期した第５図Ａに示すようなコント
ロール信号が端子41を介してカウンタ33、比較器34およ
びスイッチ39に供給されている。このコントロール信号
（第５図Ａ）が例えば“L"（ローレベル）から“H"（ハ
イレベル）となる時刻t₁においてスイッチ39が放電さ
れ、出力端子40からの出力電圧は第５図Ｃに示すように
急速に0Vに下降する。次に、時刻t₂においてコントロー
ル信号（第５図Ａ）が“H"から“L"になると、スイッチ
39がOFFされるとともに、カウンタ33がカウントを開始
し、比較器34が動作開始することによって、比較器34か
らの出力は第５図Ｂに示すように“L"から“H"に変化
し、この比較出力によりスイッチ36がONされる。このス
イッチ36がONしている間は、基準電圧端子35より抵抗を
介しスイッチ36を介して得られる一定電流が、オペアン
プ37および積分コンデンサ38により積分され、出力端子
40からの出力電圧は第５図Ｃに示すように経過時間に比
例したものとなって表れる。このとき、カウンタ33から
の出力データと入力端子31A〜31Hからの入力データとは
比較器34によって比較されており、カウンタ33からのカ
ウント出力データが上記入力データに一致した時刻t₃に
おいて比較器34からの出力は第５図Ｂに示すように“H"
から“L"に変化し、スイッチ36がOFFされて上記積分動
作が停止される。したがって、時刻t₃以降においては、
上記入力端子31A〜31Hへの入力データの数値に比例した
電圧が出力端子40より得られる。なお、カウンタ33およ
び比較器34の代わりに、いわゆるダウン・カウンタを用
い、入力端子31A〜31Hからの入力データを上記ダウン・
カウンタにプリセットし、カウント値が０となるまでク
ロックをカウントさせてもよい。

ところで、このような積分型D/A変換回路30の出力端子4
0からの出力電圧は、入力端子31A〜31Hへの入力データ
のみならず、基準電圧入力端子35への入力電圧にも依存
するものである。すなわちこれは、例えば第４図におい
て、スイッチ36がONしている時間は、端子31A〜31Hへの
入力データの値に応じて比較器34からの出力により決定
されるが、このスイッチ36を介して供給される電圧は、
基準電圧入力端子35からの電圧となるからである。この
基準電圧入力端子35には、上記レンジ処理回路３からの
上記指数部データを指数関数値としてのアナログ信号に
変換するD/A変換器５からの出力が供給されている。

このD/A変換器５の最も単純なものとしては、第４図に
示すような構成が考えられる。この第４図において、上
記４ビットの指数部データを４個のデータ入力端子45A
〜45Dを介してデコーダ46に送り、デコーダ46により上
記指数部データの２進数値に対応したｎ個の出力を得
る。このｎは、４ビットの入力の場合に16までとり得る
が、上記レンジ処理回路３において、上記第３図ととも
に説明したように、21ビット入力データを９ビットの仮
数部データに変換していることより、13で充分となる。
これは、21ビットの内から連続する９ビットを取り出す
取り出し方として、第３図のＢに示した最下位ビットb₀
から上位側の９ビットb₀〜b₈を取り出すようなビット・
シフト量が０、すなわち指数部データが「0000」の場合
から、第３図のＤに示した13ビット目b₁₂から最上位ビ
ットb₂₀までの９ビットb₁₂〜b₂₀を取り出すビット・シ
フト量が12、すなわち指数部データが「1100」の場合ま
での13通りが考えられるからである。すなわち、デコー
ダ46は４ビット入力データに応じて13個の出力のうちの
いずれかを選択すればよい。なお、D/A変換器５には上
記９ビットの仮数部データの絶対値をとった８ビットの
データが入力される。また、D/A変換器５には、上記デ
コーダ46からのｎ個の出力に応じてそれぞれON・OFF制
御されるｎ個のスイッチ47₁、47₂、・・・、47_nが設け
られ、これらのスイッチ47₁、47₂、・・・、47_nの各一
端にはそれぞれ抵抗R₁、R₂、・・・、R_nが接続されてい
る。これらの抵抗R₁〜R_nには、基準電圧V_REFが端子48を
介して印加されており、また上記各スイッチ47₁〜47_nの
各他端は共通接続されて、上記積分型D/A変換回路30の
基準電圧入力端子35に接続されている。

なお、乗算型D/A変換器６の内部に第４図のD/A変換器５
の構成をも含めるようにして、４ビットの指数部データ
と上記８ビットの絶対値データとの乗算値に応じたアナ
ログ信号を出力するような乗算型D/A変換器としてもよ
い。この場合の構成は、第１図の構成におけるD/A変換
器５を省略し、レンジ処理回路３からの４ビットの指数
部データを直接的に乗算型D/A変換器６に送るようなも
のとなる。

次に、乗算型D/A変換器６からのアナログ出力は、上記
差分処理回路２とは対照的な和分動作を行うためのアナ
ログ積分回路７に送られている。このアナログ積分回路
７は、正、負の符号に応じた極性コントロール機能を有
しており、最も簡単な回路構成例を第６図に示す。この
第６図において、入力端子51には乗算型D/A変換器６か
らのアナログ信号が供給されており、このアナログ信号
は直接的にアナログ変換スイッチ52の一方の被選択端子
ａに、また、上記アナログ信号は利得−１のアンプすな
わちアナログ・インバータ35を介して他方の被選択端子
ｂにそれぞれ供給されている。アナログ切換スイッチ52
は、極性切換制御端子54からの正、負の符号データに応
じて各被選択端子ａ、ｂのいずれか一方に切換接続さ
れ、このアナログ切換スイッチ52からの出力がアナログ
積分回路本体55に供給されることにより、正、負いずれ
かの極性の積分出力が得られる。このときの上記端子54
への正、負の符号データは、第１図の絶対値算出回路４
の入力側あるいはレンジ処理回路３の入力側から取り出
せばよい。

ところで、このアナログ積分回路７による積分特性は、
上記第２図と差分処理回路２におけるディジタル差分処
理による伝達特性の逆特性に極力近付けることが望まし
い。ここで、差分処理回路２における入力ｘと出力ｙと
の関係を、z^-1≡ｅ^−ｊωTs（ただしT_sはサンプリング
周期）を用いて表すと、ｙ＝（１−kz^-1）ｘとなり、差分処理回路２の伝達特性は、 y/x＝１−kz^-1 となる。ここで、サンプリング周波数をf_s、入力信号周
波数をｆとすると、ωT_s＝２πf/f_sと表せるから、上記
伝達特性は、 y/x＝１−ke^−j2πf/fs となり、第７図のＡのような微分特性に近似した特性が
得られる。この第７図のＡにおいて、仮想線は理想微分
特性あるいはアナログ微分特性を示し、現実の差分処理
回路２の特性曲線は第７図のＡの実線に示すように、低
域周波数側で係数ｋによる飽和が生じ、高域周波数側で
ディジタル処理による飽和が生じている。

すなわち、低域周波数側では、上記式のｆを０に近付け
ると、y/xは１−ｋに近付くことになり、ｋが１より小
さい値を持つときには０に収束せずに固定値に収束する
ことから、低域側での飽和が生じる。

また、高域周波数側では、入力信号の周波数が高くなる
ほどアナログ微分出力とディジタル差分出力との誤差が
大きくなり、ディジタル差分出力の最大値はアナログ微
分出力の最大値よりも小さく現れ、これによって、高域
側でアナログ微分特性に対してディジタル差分特性の飽
和が生じる。

この高域周波数側での飽和について第８図を参照しなが
ら説明する。第８図のサンプル点x_iに着目するとき、ア
ナログ微分では入力信号波形上の点x_iでの接線の傾きを
出力しているのに対して、ディジタル差分では入力信号
波形のサンプル点x_iについて１サンプル前の点x_i-1との
差を出力しているため、第８図のＡ、Ｂに示すように、
入力信号の周波数が高くなるほどアナログ微分出力とデ
ィジタル差分出力との誤差が大きくなり、ディジタル差
分出力の最大値はアナログ微分出力の最大値よりも小さ
く現れることになる。すなわち、第８図のＡに示す高周
波信号の場合には、サンプル点x_iでの傾きが急峻で微分
値が大きく表れても、波形の変化に対してサンプリング
間隔が広いため、差分値は一般に微分値よりも小さくな
り、その誤差が大きくなる。従って、高域側ではアナロ
グ微分値よりもディジタル差分値が小さく表れて、周波
数が高くなるほどその誤差が大きくなり、アナログ微分
特性に対してディジタル差分特性の飽和が生じることに
なる。

このため、上記アナログ積分回路７には、これら高域側
および低域側の飽和の特性をも含んだ逆処理のための積
分特性が必要とされる。この積分特性は、第７図のＡの
実線に示すディジタル差分特性Ｆ（ｆ）の曲線の上下を
逆にした、第７図のＢの実線に示すようなものであり、
低域側および高域側で飽和が生じたものとなる。

すなわち、第７図のＡの実線に示す特性Ｆ（ｆ）の差分
処理が施された信号に対して、第７図のＢの破線に示す
ような単純なあるいは理想的なアナログ積分特性Ｉ
（ｆ）の積分処理を施すと、元の信号が復元されなくな
る。そこで、第７図のＢの実線の積分特性Ｇ（ｆ）のよ
うに、低域側及び高域側で飽和の生じた特性曲線とする
ことで、差分処理特性Ｆ（ｆ）の低域側及び高域側の飽
和を補償することが必要とされるわけである。このと
き、特性Ｇ（ｆ）の低域側のカットオフ周波数は、特性
Ｆ（ｆ）の低域側のカットオフ周波数に一致させ、特性
Ｇ（ｆ）の高域側のカットオフ周波数は、特性Ｆ（ｆ）
の高域側のカットオフ周波数に一致させることが必要と
なる。これらの低域側および高域側での特性曲線の飽和
が生じている部分の各変化点の周波数は、カットオフ周
波数あるいはターンオーバ周波数と称され、第７図で
は、低域側のカットオフ周波数をf_c1、高域側のカット
オフ周波数をf_c2としている。

ここで、第６図の積分回路55により上記低域側および高
域側の飽和を補償するような積分特性が得られる点につ
いて、先ず、回路構成に基づく定性的な動作を説明す
る。

第６図のコンデンサ55a（容量Ｃ）、抵抗55c（抵抗値R
c）の直列回路と、抵抗55b（抵抗値Rb）との並列回路の
インピーダンスをＺとし、入力抵抗の抵抗値をRinとす
ると、積分回路55の利得はZ/Rinとなる。全体的な周波
数特性としては、周波数が高くなるほどコンデンサ55a
のインピーダンスが低下するから、利得が低下し、右下
がりの特性曲線となる。

次に、低域側及び高域側での特性を考察すると、低域側
では、コンデンサ55aのインピーダンスが極めて大きく
なるため、上記並列回路のインピーダンスＺはほぼ抵抗
55bの抵抗値Rbになり、積分回路55の利得はRb/Rinの周
波数によらない定数に近付くことによって、平坦な周波
数特性になる。これが低域側の飽和特性に相当する。ま
た、高域側では、コンデンサ55aのインピーダンスが極
めて小さくなるため、コンデンサ55aと抵抗55cとの直列
回路のインピーダンスはほぼ抵抗55cの抵抗値Rcに等し
くなり、上記並列回路のインピーダンスＺは、抵抗55c
と抵抗55bとの並列インピーダンスとなって積分回路55
の利得が定数になる。これが高域側の飽和特性に相当す
る。従って、低域側のカットオフ周波数f_c1は抵抗55bの
抵抗値Rbにより決定され、高域側のカットオフ周波数f
_c2は抵抗55cの抵抗値Rcにより、厳密には抵抗55cと抵抗
55bとの並列抵抗値により決定されることになる。

次に、上記低域側および高域側の各カットオフ周波数
と、係数ｋおよびサンプリング周波数f_sとの関係につい
て考察する。先ず、ここで、低域周波数側での飽和による周波数特性曲線の
変化点であるカットオフ周波数あるいはターンオーバ周
波数を求める。このカットオフ周波数は、特性曲線の直
線部を延長したものから3dBシフトした点の周波数と定
義され、また対数軸での3dBはであることを考慮すれば、上記理想微粉特性に対して、となるような|y/x|の周波数を求めればよいことにな
る。上記理想微分特性は、低域側ではほぼｋ＝１の場合
の|y/x|に等しいことから、次の等式が成立する。すな
わち、である。この場合、ただし、f_c1は低域カットオフ周波数となる。これにより係数ｋを決めれば、差分処理回路２
の特性曲線の低域周波数側での飽和を示すカットオフ周
波数f_c1が定まり、アナログ積分回路７の低域側カット
オフ周波数をこの周波数f_c1にすることにより、差分処
理特性の低域側の飽和を補償できることになる。

次に、高域カットオフ周波数について考察する。先ず、
本件発明者が先に提案した特願昭58−98687号の明細書
および図面（特公平５−74253号公報参照）において述
べたように、差分特性の利得が１となる周波数はf_s/6で
あることより、この周波数で利得が上記１に一致する理
想アナログ微分特性Ｄ（ｆ）は、Ｄ（ｆ）＝（6/f_s）・ｆとなる。ここで、カットオフ周波数の定義より、アナロ
グ微分特性Ｄ（ｆ）から3dB低下した上記ディジタル差
分特性|y/x|の周波数を求めるために、とおいて計算すると、ここで、θ＝２πf/f_sであることより、f/f_s≡ｇとおい
て、 g²＝（１−cos2πθ）/9 ただし、０＜ｇ＜１これを満足するｇ（＝f/f_s）の値は、第９図のグラフか
らも明らかなように、0.4692となり、アナログ積分回路
７の高域側カットオフ周波数f_c2は、サンプリング周波
数f_sに応じて、 f_c2＝0.4692f_s となる。ここで、第10図は、f_s＝32kHzのときのディジ
タル差分特性（破線）および高域側カットオフ周波数f
_c2を0.4692f_s、すなわち略15kHzとしたときのアナログ
微分特性（実線）を示している。これらの特性曲線の差
は、高域周波数において、0.5dB以内であり、高い精度
で一致している。

なお、前述した第６図のようなアナログ積分回路構成を
用いる場合には、積分回路本体55のコンデンサ55aに対
して並列接続された抵抗55bにより上記低域カットオフ
周波数f_c1を決定でき、また、コンデンサ55aに直列接続
された抵抗55cにより上記高域カットオフ周波数f_c2を決
定できる。

このようなアナログ積分回路７からの出力は、例えば第
１図のディ・エンファシス回路８を介して出力端子９よ
り取り出される。このディ・エンファシス回路８は、入
力端子１に供給されたディジタル信号に対して予めプリ
・エンファシスがかけられている場合等に、必要に応じ
て設ければよい。

以上説明したような本発明の第１の実施例としての信号
変換回路によれば、１ワード20ビットの長いワード長の
ディジタルPCM信号を、４ビットのD/A変換器５と８ビッ
トの乗算型D/A変換器６とを用いてアナログ信号に変換
でき、これらのD/A変換器５、６は20ビットのD/A変換器
に比べて構成が簡単で、量産効率も高く、安価な入手が
可能であり、第１図の信号変換回路全体の構成として
も、20ビットのD/A変換器に比べて極めて安価に供給可
能である。しかも、ディジタルPCM信号の性質に着目し
た差分処理やレンジ処理により、20ビットのD/A変換に
略匹敵する極めて高品質のアナログ信号を出力端子９よ
り得ることができる。また、アナログ積分回路７に正、
負の極性コントロール機能を持たせているため、レンジ
処理回路３からのワード長９ビットのディジタル信号の
絶対値をとったワード長８ビットの信号をD/A変換すれ
ばよく、乗算型D/A変換器６のビット数が少なくてす
み、負担が軽減される。さらに、アナログ積分回路７の
積分特性に、差分処理回路２の差分特性の低域側飽和特
性および高域側飽和特性を補償するような特性を持たせ
ているため、信号変換回路全体の総合周波数特性の平坦
性が良好なものとなり、高品質のアナログ信号が得られ
る。

ところで、ディジタル信号をエンコーダおよびデコーダ
を用いて伝送する場合に、エンコーダ側で差分処理およ
びレンジ圧縮処理を行い、レンジ圧縮されたディジタル
信号とレンジ圧縮情報とを伝送することも考えられ、こ
の場合には、第１図における絶対値算出回路４や、D/A
変換器５以降の構成のみをデコーダ側に設ければよい。

ここで、本件発明者が先に提案した特願昭58−97687号
（特公平５−74253号公報参照）のディジタル信号伝送
方法あるいは特願昭58−97688号（特公平５−74252号公
報参照）のディジタル信号伝送装置等においては、エン
コーダ側で差分処理やレンジ圧縮処理（アダプティブ処
理）を行っているが、この場合の差分処理は入力信号に
応じて選択されるいくつかの処理モードのうちの一つと
なっている。例えば、差分PCMモードと一般PCMすなわち
ストレートPCMモードとを入力信号に応じて切換選択す
る場合に、選択されたモードの情報を伝送して、このモ
ード情報に応じてデコーダ側でモード切換処理を施す必
要がある。したがって、デコーダの構成は例えば第11図
に示す本発明の第２の実施例のようになる。

この第11図において、入力端子61には上述のようなエン
コーダからのディジタル信号が供給されており、このデ
ィジタル信号はマルチプレクサ62において４種類のワー
ドに分離される。すなわち、上記先願の技術のエンコー
ダにおいては、サンプリング・データの一定数ｎワード
毎にブロック化し、このブロック単位で上記PCMモード
の選択およびレンジ圧縮を行ってディジタル伝送してお
り、この１伝送ブロック毎に、基準となる例えば１ワー
ド16ビットのリファレンス・ワードと、差分PCMモード
あるいは一般（ストレート）PCMモードのいずれかのモ
ードを選択するための１ビットのモード情報ワードと、
例えば１ワード４ビットのレンジ情報（アダプティブ情
報）ワードとをそれぞれ１ワードずつ配し、さらに、レ
ンジ圧縮された例えば１ワード８ビットのデータを上記
一定数ワード（正確にはｎ−１ワード）配して伝送して
いる。そして、第11図のエンコーダのマルチプレクサ62
から取り出された例えば１ワード８ビットで１ブロック
分のワード数のデータは、レンジ逆処理回路63に送られ
て、上記レンジ情報ワードに応じてブロック単位でレン
ジ伸張されることにより１ワード16ビットのデータとな
り、これらのデータはモード切化処理回路64に送られて
いる。このモード切換処理回路64には、マルチプレクサ
62から取り出された上記リファレンス・ワードおよび上
記モード情報ワードとが供給されており、上記エンコー
ダ側で差分PCMモードが選択されたときには和分処理を
行って一般（ストレート）PCMデータを出力し、上記エ
ンコーダ側で一般（ストレート）PCMモードが選択され
たときには上記リファレンス・ワードおよび上記入力デ
ータをそのまま出力する。したがって、モード切換処理
回路64からは、１ワード16ビットのストレートPCMデー
タが出力され、このディジタル・データを前記第１図の
差分処理回路２（ただし処理ビット数が異なる。）に供
給すればよい。すなわち、第11図の差分処理回路２から
後段の回路部は、前記第１図と同様に構成すればよく、
対応する部分に同一の参照番号を付して説明を省略す
る。ただし、第11図の構成において、レンジ処理回路３
は、上記マルチプレクサ62からの１ワード４ビットのレ
ンジ情報に応じて、差分処理回路２からの１ワード17ビ
ットのデータをブロック単位でレンジ圧縮するだけでよ
く、このレンジ情報をD/A変換器５に供給すればよい。
なお、上記ブロック単位のレンジ圧縮・伸張処理は、ブ
ロック単位アダプティブ処理あるいは準瞬時圧縮・伸張
処理とも称される。

次に、第12図は本発明の第３の実施例を示し、放送衛生
を用いたディジタル放送信号等を受信する場合の信号変
換回路を示している。この第３の実施例において、ディ
ジタル入力信号は10ビットの仮数部と３ビットの指数部
とによる浮動小数点（フローティング・ポイント）表示
された１ブロック32ワードの準瞬時圧縮データである。
そして、上記仮数部データは入力端子71を介して準瞬時
伸張回路72に送られ、この準瞬時伸張回路72は、入力端
子73からの上記指数部データに応じて、１ブロック32ワ
ード単位で上記仮数部データを準瞬時伸張処理し、例え
ば１ワード14ビットのストレートPCMデータを出力す
る。この準瞬時伸張回路72からの出力データは、前記第
１図の第１の実施例と同様な構成を有するが処理ビット
数の異なる信号変換回路の差分処理回路２に送られてい
る。ただし、第12図の第３の実施例におけるレンジ処理
回路３は、レンジ情報として上記３ビットの指数部デー
タを用いて上記ブロック単位の準瞬時圧縮処理を行って
おり、D/A変換器５にも上記指数部データを送ってい
る。

なお、本発明は上記実施例のみに限定されるものではな
く、例えば差分処理後のディジタルPCM信号のワード長
や、レンジ処理後のレンジ情報信号および出力ディジタ
ル信号のワード長等は必要に応じて任意に設定できる。
また、乗算型D/A変換器６に正、負両極性信号を出力可
能なものを用い、絶対値算出回路４を省略し、アナログ
積分回路７に正、負の極性コントロール機能を持たない
ものを用いるようにしてもよい。

［発明の効果］本発明に係る信号変換回路によれば、１ワードのビット
数（ワード長）が大きなディジタル信号をアナログ信号
に変換する際に、差分処理およびレンジ圧縮処理し、ビ
ット数の小さな乗算型D/A（ディジタル／アナログ）変
換器およびアナログ積分回路を用いることにより効率よ
くD/A変換が行え、安価な供給が可能となる。また、デ
ィジタル差分処理の高域側特性および低域飽和特性を補
償する特性を持つアナログ積分回路を用いることによ
り、入力ディジタル信号に対するD/A変換後の出力アナ
ログ信号の周波数特性を平坦なものとすることが可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の差分処理回路の一具体例を示すブロック
図、第３図は入力データから仮数部データと指数部デー
タとを取り出す具体例を示す図、第４図は第１図の乗算
型D/A変換器の一具体例を説明するためのブロック回路
図、第５図は第４図の回路の動作を説明するためのタイ
ム・チャート、第６図は第１のアナログ積分回路の一具
体例を示す回路図、第７図は第１図の差分処理回路およ
びアナログ積分回路の伝達特性を示すグラフ、第８図は
高域側でのディジタル差分特性の飽和現象を説明するた
めの図、第９図は第１図のアナログ積分回路の高域側カ
ットオフ周波数を計算するために用いられるグラフ、第
10図はディジタル差分特性とアナログ微分特性とを比較
して示すグラフ、第11図は本発明の第２の実施例を示す
ブロック図、第12図は本発明の第３の実施例を示すブロ
ック図である。１、61、71……ディジタル信号入力端子２……差分処理回路３……レンジ処理回路４……絶対値算出回路５……D/A変換器６……乗算型D/A変換器７……アナログ積分回路８……ディ・エンファシス回路９……アナログ信号出力端子

フロントページの続き (56)参考文献特開昭58−218227（ＪＰ，Ａ) 特開昭57−123730（ＪＰ，Ａ) 特開昭58−121824（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】差分処理されレンジ処理されたディジタル
信号が入力され、上記レンジ処理により浮動小数点表示
された仮数部データと、この浮動小数点表示された指数
部データがアナログ変換された信号との乗算値をアナロ
グ信号として得る乗算型ディジタル／アナログ変換器
と、この乗算型ディジタル／アナログ変換器からのアナログ
信号が入力され、上記差分処理による特性の逆特性に相
当する積分特性を有し、かつ上記差分処理における低域
周波数側および高域周波数側での各飽和特性を補償する
特性を有するアナログ積分回路とを備えて成る信号変換回路。