JPH0812911B2 - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH0812911B2 JPH0812911B2 JP63222834A JP22283488A JPH0812911B2 JP H0812911 B2 JPH0812911 B2 JP H0812911B2 JP 63222834 A JP63222834 A JP 63222834A JP 22283488 A JP22283488 A JP 22283488A JP H0812911 B2 JPH0812911 B2 JP H0812911B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置およびその製造方法に関するもの
であり、特に集積回路に適する化合物半導体装置に関す
るものである。
であり、特に集積回路に適する化合物半導体装置に関す
るものである。
（従来の技術） GaAsなどで代表される化合物半導体では１）電子の移
動度が高い、２）電子の飽和速度が早い３）半絶縁化で
きる４）耐反射線特性に優れるなど数々の利点を有す
る。このため化合物半導体を用いた集積回路の研究開発
が活発化しており一部には商品化されたものもある。こ
れらの集積回路のに用いられる能動素子には、ヘテロ接
合バイポーラトランジスタ（HBT）のようなバイポーラ
型デバイスと電界効果トランジスタ（FET）のようなユ
ニポーラ型デバイスとがある。一般にバイポーラ型デバ
イスは電流駆動能力に優れ高速性ならびに低1/f雑音特
性を有するが、消費電力が大きいという欠点をもってい
る。これに対しユニポーラ型デバイスは低消費電力で低
高周波雑音特性を有するが、電流駆動能力が劣りさらに
1/f雑音が大きいという欠点をもっている。このためSi
デバイスでのBiCMOS（バイシーモス）のように、化合物
バイポーラデバイスと化合物ユニポーラデバイスを同一
の半導体チップ上に集積化し互いの弱点を補い合いなが
ら、両方の長所を最大限引き出すための研究開発が行な
われている。
動度が高い、２）電子の飽和速度が早い３）半絶縁化で
きる４）耐反射線特性に優れるなど数々の利点を有す
る。このため化合物半導体を用いた集積回路の研究開発
が活発化しており一部には商品化されたものもある。こ
れらの集積回路のに用いられる能動素子には、ヘテロ接
合バイポーラトランジスタ（HBT）のようなバイポーラ
型デバイスと電界効果トランジスタ（FET）のようなユ
ニポーラ型デバイスとがある。一般にバイポーラ型デバ
イスは電流駆動能力に優れ高速性ならびに低1/f雑音特
性を有するが、消費電力が大きいという欠点をもってい
る。これに対しユニポーラ型デバイスは低消費電力で低
高周波雑音特性を有するが、電流駆動能力が劣りさらに
1/f雑音が大きいという欠点をもっている。このためSi
デバイスでのBiCMOS（バイシーモス）のように、化合物
バイポーラデバイスと化合物ユニポーラデバイスを同一
の半導体チップ上に集積化し互いの弱点を補い合いなが
ら、両方の長所を最大限引き出すための研究開発が行な
われている。
第４図は従来例のAlGaAs/GaAsHBTとGaAsFETの混成集
積回路である。この図において半絶縁性GaAs基板30上の
１部分にMOCVD法による選択エピタキシャル成長法によ
り成長されたn+−GaAs層32、n-−GaAs層33、p+−GaAs層
33、p+−GaAs層34、ｎ−AlGaAs層35、n+−GaAs層36から
なる結晶構造上にAuGeNiからなるエミッタ電極37、AuMn
Niからなるベース電極39、ならびにAuGeNiからなるコレ
クタ電極32が形成されHBTが構成されている。さらにGaA
s基板30上の他の部分には、MOCVD法により選択エピタキ
シャル成長されたｎ−GaAs層31が備えられ、Alからなる
ショットキーゲート電極41ならびにAuGe−Niからなるソ
ース電極40とドレイン電極42が設けられ、GaAsFETが構
成されている。
積回路である。この図において半絶縁性GaAs基板30上の
１部分にMOCVD法による選択エピタキシャル成長法によ
り成長されたn+−GaAs層32、n-−GaAs層33、p+−GaAs層
33、p+−GaAs層34、ｎ−AlGaAs層35、n+−GaAs層36から
なる結晶構造上にAuGeNiからなるエミッタ電極37、AuMn
Niからなるベース電極39、ならびにAuGeNiからなるコレ
クタ電極32が形成されHBTが構成されている。さらにGaA
s基板30上の他の部分には、MOCVD法により選択エピタキ
シャル成長されたｎ−GaAs層31が備えられ、Alからなる
ショットキーゲート電極41ならびにAuGe−Niからなるソ
ース電極40とドレイン電極42が設けられ、GaAsFETが構
成されている。
（発明が解決しようとする問題点） 前記の従来例においては、HBTとFETの能動層は選択エ
ピタキシャル成長により形成されるが、選択エピタキシ
ャル成長法では、微細でかつ形状が異なる構造に対して
は均一性が十分でなく、特にFETのしきい値電圧VTがバ
ラツキ、さらに製造工程が長くなりコストが高くなるほ
どの欠点があった。
ピタキシャル成長により形成されるが、選択エピタキシ
ャル成長法では、微細でかつ形状が異なる構造に対して
は均一性が十分でなく、特にFETのしきい値電圧VTがバ
ラツキ、さらに製造工程が長くなりコストが高くなるほ
どの欠点があった。
本発明の目的は前記欠点を除去し、選択エピタキシャ
ル成長技術に依らず、均一性が良く、工程が短縮できる
全面エピタキシャル成長技術のみを用いて化合物HBT,FE
T混成集積回路を提供することにある。
ル成長技術に依らず、均一性が良く、工程が短縮できる
全面エピタキシャル成長技術のみを用いて化合物HBT,FE
T混成集積回路を提供することにある。
（問題点を解決するための手段） 上記目的を達成するために、本発明の化合物半導体装
置はヘテロ接合バイポーラトランジスタと電界効果トラ
ンジスタが同一の半導体チップ上に構成された半導体装
置において、半絶縁性化合物半導体基板上に順に第１導
電型の第１の半導体層、高濃度の第１導電型の第２の半
導体層が形成された半導体基体上の所定の位置に、コレ
クタ層となる第１導電型の第３の半導体層と、ベース層
となる高濃度の第２導電型の第４の半導体層と、前記第
４の半導体層よりバンドギャップが広くエミッタ層とな
る第１導電型の第５の半導体層と、キャップ層となる高
濃度の第１導電型の第６の半導体層を備えたヘテロ接合
バイポーラトランジスタが構成され、前記半導体基体上
の他の所定の位置の前記第２の半導体層が除去され、露
出された前記第１の半導体層上にゲート電極となるショ
ットキー金属が設けられ、該ゲート電極を挟みかつ平行
して隣接した第２の半導体層上にドレイン電極およびソ
ース電極となるオーミック金属を備えた電界効果トラン
ジスタが構成され、これらトランジスタ間には素子間分
離領域が形成されていることを特徴としている。さらに
上記構造を実現するための製造方法は、半絶縁性化合物
半導体基板上全面に第１導電型の第１の半導体層、高濃
度の第１導電型の第２の半導体層、第１導電型の第３の
半導体層、高濃度の第２導電型の第４の半導体層、前記
第４の半導体層よりバンドギャップが広い第１導電型の
第５の半導体層、高濃度の第１導電型の第６の半導体層
を順次形成する工程と、ヘテロ接合バイポーラトランジ
スタのエミッタ電極を設ける所定の位置を除いて前記第
６および第５の半導体層をエッチングし、ベース電極を
設ける第４の半導体層を露出しさらに該エミッタ電極、
該ベース電極を設ける位置を除いて、前記第４および第
３の半導体層をエッチングして前記第２の半導体層を露
出する工程と、前記第6,第４の半導体層上に各々エミッ
タ電極、ベース電極となるオーミック金属を被着しさら
に該第２の半導体層上の第３の半導体層に隣接した位置
にコレクタ電極となるオーミック金属を被着する工程
と、電界効果トランジスタのゲート電極を設ける所定の
位置の前記第２の半導体層をエッチングし第１の半導体
層を露出させ、この位置にショットキー金属を被着する
工程と、該ショットキー金属を挟みかつ平行して隣接し
た第２の半導体層上にドレイン電極およびソース電極と
なるオーミック金属を被着する工程と、ヘテロ接合バイ
ポーラトランジスタと電界効果トランジスタの周囲の第
２および第１の半導体層エッチングして除去するかある
いはこの第２および第１の半導体層中にアイソレーショ
ンイオン注入をする工程を含むことを特徴としている。
置はヘテロ接合バイポーラトランジスタと電界効果トラ
ンジスタが同一の半導体チップ上に構成された半導体装
置において、半絶縁性化合物半導体基板上に順に第１導
電型の第１の半導体層、高濃度の第１導電型の第２の半
導体層が形成された半導体基体上の所定の位置に、コレ
クタ層となる第１導電型の第３の半導体層と、ベース層
となる高濃度の第２導電型の第４の半導体層と、前記第
４の半導体層よりバンドギャップが広くエミッタ層とな
る第１導電型の第５の半導体層と、キャップ層となる高
濃度の第１導電型の第６の半導体層を備えたヘテロ接合
バイポーラトランジスタが構成され、前記半導体基体上
の他の所定の位置の前記第２の半導体層が除去され、露
出された前記第１の半導体層上にゲート電極となるショ
ットキー金属が設けられ、該ゲート電極を挟みかつ平行
して隣接した第２の半導体層上にドレイン電極およびソ
ース電極となるオーミック金属を備えた電界効果トラン
ジスタが構成され、これらトランジスタ間には素子間分
離領域が形成されていることを特徴としている。さらに
上記構造を実現するための製造方法は、半絶縁性化合物
半導体基板上全面に第１導電型の第１の半導体層、高濃
度の第１導電型の第２の半導体層、第１導電型の第３の
半導体層、高濃度の第２導電型の第４の半導体層、前記
第４の半導体層よりバンドギャップが広い第１導電型の
第５の半導体層、高濃度の第１導電型の第６の半導体層
を順次形成する工程と、ヘテロ接合バイポーラトランジ
スタのエミッタ電極を設ける所定の位置を除いて前記第
６および第５の半導体層をエッチングし、ベース電極を
設ける第４の半導体層を露出しさらに該エミッタ電極、
該ベース電極を設ける位置を除いて、前記第４および第
３の半導体層をエッチングして前記第２の半導体層を露
出する工程と、前記第6,第４の半導体層上に各々エミッ
タ電極、ベース電極となるオーミック金属を被着しさら
に該第２の半導体層上の第３の半導体層に隣接した位置
にコレクタ電極となるオーミック金属を被着する工程
と、電界効果トランジスタのゲート電極を設ける所定の
位置の前記第２の半導体層をエッチングし第１の半導体
層を露出させ、この位置にショットキー金属を被着する
工程と、該ショットキー金属を挟みかつ平行して隣接し
た第２の半導体層上にドレイン電極およびソース電極と
なるオーミック金属を被着する工程と、ヘテロ接合バイ
ポーラトランジスタと電界効果トランジスタの周囲の第
２および第１の半導体層エッチングして除去するかある
いはこの第２および第１の半導体層中にアイソレーショ
ンイオン注入をする工程を含むことを特徴としている。
（作用） 本発明においてはHBTの結晶構造においてサブコレク
タ層となる高濃度の第１導電型の第２の半導体層の下側
に、FETの能動層となる第１導電型の第１の半導体層を
設けているため、HBTにとっては第１の半導体層は動作
の障害とならず、さらにFETにとっては前記第２の半導
体層はオーミックコンタクト低減用の高濃度層として用
い、リセスゲート構造によりFETを実現できる。このた
め選択エピ成長に依らず、全面エピタキシャル成長によ
り全ての結晶構造を形成できるため、均一性が向上する
ばかりでなく、結晶成長の工程も短縮できるという大き
なメリットを有している。
タ層となる高濃度の第１導電型の第２の半導体層の下側
に、FETの能動層となる第１導電型の第１の半導体層を
設けているため、HBTにとっては第１の半導体層は動作
の障害とならず、さらにFETにとっては前記第２の半導
体層はオーミックコンタクト低減用の高濃度層として用
い、リセスゲート構造によりFETを実現できる。このた
め選択エピ成長に依らず、全面エピタキシャル成長によ
り全ての結晶構造を形成できるため、均一性が向上する
ばかりでなく、結晶成長の工程も短縮できるという大き
なメリットを有している。
（実施例） 第１図、第２図は本発明の化合物半導体装置に関する
実施例で、第３図はその製造方法に関する本発明の実施
例である。
実施例で、第３図はその製造方法に関する本発明の実施
例である。
第１図においてn+−GaAs層（濃度５×1018cm-3、厚さ
1000Å）６からなるエミッタ電極７が設けられ、ｎ−Al
GaAs層（濃度３×1017cm-3、厚さ1500Å）５とヘテロ接
合を形成するp+−GaAs（濃度４×1019cm-3、厚さ600
Å）４の表面にAuMnNiからなるベース電極８が設けられ
ている。ｎ−GaAs層（濃度５×1016cm-3、厚さ3000Å）
３からなるコレクタ層はn+−GaAs層（濃度５×1018c
m-3、厚さ4000Å）２からなるサブコレクタ層と接し、n
+−GaAs層２の表面にはAuGeNiからなるコレクタ電極９
が設けられAlGaAs/GaAsHBTが構成されている。n+−GaAs
層２の下にはｎ−GaAs層１が設けられているが、これは
HBTの動作には影響を与えない。このｎ−GaAs層１の厚
さD1と濃度ｎの間には の関係がある。（１）式においてεＳはGaAsの誘電率、
ｑは電子の電荷、VbiはAlとGaAsとのショットキー接合
内臓電圧で0.75V程度、ｋはボルツマン定数、Ｔは温
度、VTはGaAsFETのしきい値電圧である。ｎ−GaAs層１
の厚さは1570Å、濃度は１×1017cm-3である。この場合
のVTは−1Vである。前記GaAs層２は、GaAsFETの低オー
ミックコンタクト用の高濃度層としても用いられ、この
層上にAuGeNiからソース電極11および同じくAuGeNiから
なるドレイン電極13が設けられている。GaAsFETのゲー
ト電極10はAlからなりリセス構造となっており、前記Ga
As層１の表面に設けられている。素子間分離領域15とし
てHBTおよびFETの周囲にはボロンがイオン打ち込みされ
絶縁化されている。第２図の実施例では素子間分離領域
14としてHBTおよびFETの周囲がエッチングされデバイス
アイソレーションが実現されている。第２図の参照番号
は第１図と共通である。
1000Å）６からなるエミッタ電極７が設けられ、ｎ−Al
GaAs層（濃度３×1017cm-3、厚さ1500Å）５とヘテロ接
合を形成するp+−GaAs（濃度４×1019cm-3、厚さ600
Å）４の表面にAuMnNiからなるベース電極８が設けられ
ている。ｎ−GaAs層（濃度５×1016cm-3、厚さ3000Å）
３からなるコレクタ層はn+−GaAs層（濃度５×1018c
m-3、厚さ4000Å）２からなるサブコレクタ層と接し、n
+−GaAs層２の表面にはAuGeNiからなるコレクタ電極９
が設けられAlGaAs/GaAsHBTが構成されている。n+−GaAs
層２の下にはｎ−GaAs層１が設けられているが、これは
HBTの動作には影響を与えない。このｎ−GaAs層１の厚
さD1と濃度ｎの間には の関係がある。（１）式においてεＳはGaAsの誘電率、
ｑは電子の電荷、VbiはAlとGaAsとのショットキー接合
内臓電圧で0.75V程度、ｋはボルツマン定数、Ｔは温
度、VTはGaAsFETのしきい値電圧である。ｎ−GaAs層１
の厚さは1570Å、濃度は１×1017cm-3である。この場合
のVTは−1Vである。前記GaAs層２は、GaAsFETの低オー
ミックコンタクト用の高濃度層としても用いられ、この
層上にAuGeNiからソース電極11および同じくAuGeNiから
なるドレイン電極13が設けられている。GaAsFETのゲー
ト電極10はAlからなりリセス構造となっており、前記Ga
As層１の表面に設けられている。素子間分離領域15とし
てHBTおよびFETの周囲にはボロンがイオン打ち込みされ
絶縁化されている。第２図の実施例では素子間分離領域
14としてHBTおよびFETの周囲がエッチングされデバイス
アイソレーションが実現されている。第２図の参照番号
は第１図と共通である。
第３図は本発明の実施例の製造方法であるが、同図
（ａ）においてMBE（分子線エピタキシー）法により半
絶縁性GaAs基板12上にｎ−GaAs層１、n+−GaAs層２、ｎ
−GaAs層３、p+−GaAs層４、ｎ−AlGaAs層５、n+−GaAs
層６が順次成長される。（ｂ）においてホトレジスト等
をマスクとしてエミッタメサおよびベースメサを形成す
る。次に（ｃ）においてエミッタキャップ層となるn+−
GaAs層６の上にAuGeNiからなるエミッタ電極７と、ベー
ス層となるp+−GaAs層４の上にAuGeNiからなるコレクタ
電極９がホトレジストリフトオフ法により順次形成され
る。さらに（ｄ）においてホトレジスト16をマスクとし
てn+−GaAs層２をエッチングし、その後垂直方向からシ
ョットキー金属であるAl10を蒸着する。この後ホトレジ
ストリフトオフ法によりレジスト上のAlを除去する。次
に（ｅ）においてホトレジストリフトオフ法によりAuGe
Niからなるソース電極11と、AuGeNiからなるドレイン電
極13を同時に形成する。
（ａ）においてMBE（分子線エピタキシー）法により半
絶縁性GaAs基板12上にｎ−GaAs層１、n+−GaAs層２、ｎ
−GaAs層３、p+−GaAs層４、ｎ−AlGaAs層５、n+−GaAs
層６が順次成長される。（ｂ）においてホトレジスト等
をマスクとしてエミッタメサおよびベースメサを形成す
る。次に（ｃ）においてエミッタキャップ層となるn+−
GaAs層６の上にAuGeNiからなるエミッタ電極７と、ベー
ス層となるp+−GaAs層４の上にAuGeNiからなるコレクタ
電極９がホトレジストリフトオフ法により順次形成され
る。さらに（ｄ）においてホトレジスト16をマスクとし
てn+−GaAs層２をエッチングし、その後垂直方向からシ
ョットキー金属であるAl10を蒸着する。この後ホトレジ
ストリフトオフ法によりレジスト上のAlを除去する。次
に（ｅ）においてホトレジストリフトオフ法によりAuGe
Niからなるソース電極11と、AuGeNiからなるドレイン電
極13を同時に形成する。
最後に（ｆ）においてホトレジストをマスクとしてデ
バイスの周囲13にボロンを選択的にイオン注入する。あ
るいは同じホトレジストをマスクとしてデバイスの周囲
13をエッチングする。
バイスの周囲13にボロンを選択的にイオン注入する。あ
るいは同じホトレジストをマスクとしてデバイスの周囲
13をエッチングする。
（発明の効果） このような発明の化合物半導体装置およびその製造方
法においては選択エピタキシャル成長技術を用いずに、
均一性のよい全面エピタキシャル成長のみを用いて化合
物HBTと化合物FETが同一の半導体チップ上に混成して形
成できる。このため素子特性が均一となるばかりでな
く、結晶成長工程を短縮することができ、高性能の集積
回路を低コストで提供できるという効果がある。
法においては選択エピタキシャル成長技術を用いずに、
均一性のよい全面エピタキシャル成長のみを用いて化合
物HBTと化合物FETが同一の半導体チップ上に混成して形
成できる。このため素子特性が均一となるばかりでな
く、結晶成長工程を短縮することができ、高性能の集積
回路を低コストで提供できるという効果がある。
なお、本発明の実施例においては化合物半導体基板と
してGaAsを用いたが、材料はGaAsに限らずInP等いずれ
でもよい。また素子の集積度に関しては２個に限らず何
個にでも適用できることはいうまでもない。
してGaAsを用いたが、材料はGaAsに限らずInP等いずれ
でもよい。また素子の集積度に関しては２個に限らず何
個にでも適用できることはいうまでもない。
またHBTのキャップ層にはn+−GaAsを用いたが、キャ
ップ層はn+−InGaAs、n+−Ge等の半導体でもよい。また
HBTのエミッタ・ベース接合部、ベース層内、エミッタ
・キャップ接合部にグレーデット構造を用いてもよい。
ップ層はn+−InGaAs、n+−Ge等の半導体でもよい。また
HBTのエミッタ・ベース接合部、ベース層内、エミッタ
・キャップ接合部にグレーデット構造を用いてもよい。
第１図、第２図は本発明の実施例の化合物半導体装置の
断面図で、第３図（ａ）〜（ｆ）は本発明の実施例であ
る製造方法を示す図で、第４図は従来の化合物半導体装
置の断面図である。これらの図において、 １……ｎ−GaAs層、2,32……n+−GaAs層、3,33……ｎ−
GaAs層、4,34……p+−GaAs層、5,35……ｎ−AlGaAs層、
6,36……ｎ＋−GaAs層、7,37……エミッタ電極、8,38…
…ベース電極、9,39……コレクタ電極、10,41……ゲー
ト電極、11,40……ソース電極、13,42……ドレイン電
極、31……ｎ−GaAs層、12……半絶縁性GaAs基板、14,1
5……素子間分離領域、16……ホトレジスト、101……Al
GaAs/GaAsHBT、102……GaAsFETである。
断面図で、第３図（ａ）〜（ｆ）は本発明の実施例であ
る製造方法を示す図で、第４図は従来の化合物半導体装
置の断面図である。これらの図において、 １……ｎ−GaAs層、2,32……n+−GaAs層、3,33……ｎ−
GaAs層、4,34……p+−GaAs層、5,35……ｎ−AlGaAs層、
6,36……ｎ＋−GaAs層、7,37……エミッタ電極、8,38…
…ベース電極、9,39……コレクタ電極、10,41……ゲー
ト電極、11,40……ソース電極、13,42……ドレイン電
極、31……ｎ−GaAs層、12……半絶縁性GaAs基板、14,1
5……素子間分離領域、16……ホトレジスト、101……Al
GaAs/GaAsHBT、102……GaAsFETである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 29/205 29/73 29/812 Ｈ０１Ｌ 29/72 29/205
Claims (2)
- 【請求項１】ヘテロ接合バイポーラトランジスタと電界
効果トランジスタが同一の半導体チップ上に構成された
半導体装置において、ヘテロ接合バイポーラトランジス
タは半絶縁性化合物半導体基板上に、順に第１導電型の
第１の半導体層、高濃度の第１導電型の第２の半導体層
が形成された半導体基体上の所定の位置に、コレクタ層
となる第１導電型の第３の半導体層と、ベース層となる
高濃度の第２導電型の第４の半導体層と、前記第４の半
導体層よりバンドギャップが広くエミッタ層となる第１
導電型の第５の半導体層と、キャップ層となる高濃度の
第１導電型の第６の半導体層とから成る構造を有し、電
界効果トランジスタは前記半導体基体上の他の所定の位
置の前記第２の半導体層が除去され、露出された前記第
１の半導体層上にゲート電極となるショットキー金属が
設けられ、該ゲート電極の両側でかつ第２の半導体層上
にドレイン電極およびソース電極となるオーミック金属
が形成された構造を含み、かつこれらのトランジスタの
間には素子間分離領域が形成されていることを特徴とす
る化合物半導体装置。 - 【請求項２】半絶縁性化合物半導体基板上全面に第１導
電型の第１の半導体層、高濃度の第１導電型の第２の半
導体層、第１導電型の第３の半導体層、高濃度の第２導
電型の第４の半導体層、前記第４の半導体層よりバンド
ギャップが広い第１導電型の第５の半導体層、高濃度の
第１導電型の第６の半導体層を順次形成する工程と、ヘ
テロ接合バイポーラトランジスタのエミッタ電極を設け
る所定の位置を除いて前記第６および第５の半導体層を
エッチングし、ベース電極を設ける第４の半導体層を露
出し、さらに該エミッタ電極、該ベース電極を設ける位
置を除いて、前記第４および第３の半導体層をエッチン
グして前記第２の半導体層を露出する工程と、前記第
６、第４の半導体層上に各々エミッタ電極、ベース電極
となるオーミック金属を被着し、さらに該第２の半導体
層上の第３の半導体層に隣接した位置にコレクタ電極と
なるオーミック金属を被着する工程と、電界効果トラン
ジスタのゲート電極を設ける所定の位置の前記第２の半
導体層をエッチングし第１の半導体層を露出させ、この
位置にショットキー金属を被着する工程と、該ショット
キー金属の両側の隣接した第２の半導体層上にドレイン
電極およびソース電極となるオーミック金属を被着する
工程と、ヘテロ接合バイポーラトランジスタと電界効果
トランジスタの周囲の第２および第１の半導体層エッチ
ングして除去するかあるいはこの第２および第１の半導
体層中にアイソレーションイオン注入をする工程を含む
ことを特徴とする特許請求の範囲第１項記載の化合物半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222834A JPH0812911B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
| US07/401,161 US5012318A (en) | 1988-09-05 | 1989-09-01 | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222834A JPH0812911B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269944A JPH0269944A (ja) | 1990-03-08 |
| JPH0812911B2 true JPH0812911B2 (ja) | 1996-02-07 |
Family
ID=16788642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222834A Expired - Fee Related JPH0812911B2 (ja) | 1988-09-05 | 1988-09-05 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812911B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368166A (ja) * | 1989-08-05 | 1991-03-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
-
1988
- 1988-09-05 JP JP63222834A patent/JPH0812911B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0269944A (ja) | 1990-03-08 |
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