JPH0816895B2

JPH0816895B2 - データ転送装置

Info

Publication number: JPH0816895B2
Application number: JP3268666A
Authority: JP
Inventors: アーウィン・リチャード・バーガー; ホワード・トーマス・オルノウイッチ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-12
Filing date: 1991-09-20
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: JPH04259052A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送装置、特にコ
ンピュータ・システムにおける拡張カードの使用に関す
る。

【０００２】

【従来の技術】一般に、コンピュータ・システム、特に
パーソナル・コンピュータ・システムにおいては、デー
タは、各種の要素、例えばセントラル・プロセッシング
・ユニット（ＣＰＵ）や入出力（Ｉ／Ｏ）アダプタ、Ｉ
／Ｏ装置、バス・コントローラ（すなわち、バス・マス
タあるいはダイレクト・メモリ・アクセス（ＤＭＡ）コ
ントローラおよびＤＭＡスレーブなどのコンピュータ・
システムを制御する要素）、およびシステム・メモリな
どのメモリ装置などの要素の間を転送される。これらの
要素はシステム・アーキテクチャの一部をなすシステム
・バスを介して接続されることがよくある。アーキテク
チャは、データやアドレスおよびコマンド情報が、上記
要素内でまたはそれらの間で、移動できるように設計さ
れる。パーソナル・コンピュータ・システムにおいて
は、このようなアーキテクチャのあるものは業界基準に
なっており、Family IまたはIBM/ATバス・アーキテクチ
ャとして知られている。

【０００３】Family Iバス・アーキテクチャは８ビット
のIBM PCおよび１６ビットのPC/ATなどのパーソナル・
コンピュータにより広く使用されるようになってきてい
る。このFamily Iバス・アーキテクチャは８本の並列路
（８ビット幅のバス）または１６本の並列路（１６ビッ
ト幅のバス）を用いて情報転送を行っている。このFami
ly Iバス・アーキテクチャの重要な特徴は、以下でＣＬ
Ｋ信号と呼ぶ１つの基本クロック信号と同期して全ての
転送を行うという要件にある。ＣＬＫ信号は８ＭＨｚ信
号で、バスに接続された全ての要素に供給される。

【０００４】Family Iバス・アーキテクチャが広く普及
したため、これを３２ビット幅のフォーマットに拡張す
る利便性が増してきた。しかし、利用者の中には従来の
Family Iバス・アーキテクチャとの下位互換性を保持し
たいものもいる。このような拡張されたFamily Iアーキ
テクチャの１つは、Extended Industry Standard Archi
tecture(EISA)である。このＥＩＳＡはEISA Specificat
ion,BCPR Services,Inc.(1989)の中で説明されている。

【０００５】他のアーキテクチャとして、Micro Channe
l（ＩＢＭ社の商標）アーキテクチャが市販されてい
る。このMicro ChannelはFamily Iアーキテクチャとは
互換性のない３２ビット・フォーマットを与えるもので
ある。

【０００６】

【発明が解決しようとする課題】ここで、ＥＩＳＡ形バ
スとの接続のために構成されたコネクタと、Micro Chan
nel形コントローラ要素との接続のために構成されたコ
ネクタと、ＥＩＳＡに従う入力信号をMicro Channelア
ーキテクチャに従う入力信号に変換すると共にMicro Ch
annelアーキテクチャに従う出力信号をＥＩＳＡに従う
出力信号に変換するように構成された回路とを備えるア
ダプタを用いることにより、Micro Channelアーキテク
チャに従う要素がＥＩＳＡに従うシステムで使用可能に
なることが知られている。

【０００７】そこで本発明は、第１のアーキテクチャを
有するコンピュータ・システムと第２のアーキテクチャ
を有するコントローラ要素との間でデータを転送する装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
には、本発明によるデータ転送装置は、第１のアーキテ
クチャに対応する第１のコネクタと、第２のアーキテク
チャに対応する第２のコネクタと、これらの第１のコネ
クタと第２のコネクタの間に配置された変換回路とを備
える。変換回路は第１のアーキテクチャに対応する信号
を第２のアーキテクチャに対応する信号に変換し、第２
のアーキテクチャに対応する信号を第１のアーキテクチ
ャに対応する信号に変換する。

【０００９】なお、本明細書および添付した図面におい
て、記号＃はアクティブ・ロー（ｌｏｗ）信号を示し、
１６ビット・アドレスの全ては１６進表示で与えられ
る。

【００１０】

【実施例】図１および図２に示したように、コンピュー
タ・システム１０は、システム制御回路を備えＣＰＵと
メモリを有するシステム・ボード１２と、第１のアーキ
テクチャ，好適にはＥＩＳＡに準拠するバス１６と、こ
のバス１６に接続された複数の拡張スロット１８とを備
えている。コンピュータ・システム１０は更に、第２の
アーキテクチャ，好適にはMicro Channelアーキテクチ
ャに準拠する拡張カード２０ａ，２０ｂ，２０ｃ（包括
的には「２０」として参照）ＥＩＳＡに準拠する拡張カ
ード２１，拡張カード２０ａ，２０ｂ，２０ｃをボード
１２の拡張スロット１８に機械的，電気的に接続するア
ダプタ２２ａ，２２ｂ，２２ｃ（包括的には「２２」と
して参照）とを備えている。コンピュータ・システム１
０はこの構成に限定されることはなく、あらゆる組合せ
の拡張カード２０，２１を備え得ることが理解される。
アダプタ２２および拡張カード２０を組合せた高さは拡
張カード２１の高さよりも低いかまたは等しく、従って
アダプタ２２および拡張カード２０を組合せたものを、
拡張カード２１に対して設計されたコンピュータに適用
することが可能である。

【００１１】各々のアダプタ２２は、Micro Channelア
ーキテクチャに対応するMicro Channelコネクタ２４、
ＥＩＳＡに対応するＥＩＳＡコネクタ２６、およびMicr
o Channelアーキテクチャに準拠する信号をＥＩＳＡに
準拠する信号に、またその逆に変換するインタフェース
変換論理回路２８（２８ａ，２８ｂ，２８ｃ）とを備え
ている。インタフェース変換論理回路２８は、拡張カー
ド２０がスレーブ・カード２０ａか、またはマスタ・カ
ード２０ｂなどのコントローラ・カードか、またはＤＭ
Ａスレーブ・カード２０ｃかに依存して変化する。コン
トローラ・カードは調停を介してバス１６の制御を得る
ことができる。

【００１２】図２を参照すると、アダプタ２２ｂ用のイ
ンタフェース変換論理回路２８ｂは、Micro Channelコ
ントローラ・カード２０ｂ，２０ｃをバス１６に適合す
るように構成され、さらに初期化回路３０，アドレス翻
訳回路３２，データ翻訳回路３４，および調停回路３５
を備えている。初期化回路３０はＥＩＳＡ初期化信号お
よび制御信号を受信し、さらにこれらの信号を変換して
Micro Channel初期化信号および制御信号を与える。ア
ドレス翻訳回路３２は、ＥＩＳＡアドレス情報を受信
し、これをMicro Channelアドレス情報に変換し、更にM
icro Channelアドレス情報をＥＩＳＡアドレス情報に変
換する。データ翻訳回路３４は、ＥＩＳＡデータ転送制
御情報を受信し、これをMicro Channelデータ転送制御
情報に変換し、さらにMicro Channelデータ転送制御情
報を受信し、これをＥＩＳＡデータ転送制御情報に変換
する。調停回路３５はＥＩＳＡ調停情報を受け、Micro
Channel調停情報を与え、またMicro Channel調停情報を
受け、ＥＩＳＡ調停情報を与える。

【００１３】更に、インタフェース変換論理回路２８ｂ
はＥＩＳＡ制御信号とMicro Channel制御信号の間に直
接接続を与える。直接接続制御信号には、発振器信号
（ＯＳＣ）、リセット信号（Micro Channelに対してＣ
ＨＲＥＳＥＴおよびＥＩＳＡに対してＲＥＳＤＲＶ）、
誤り報告信号（Micro Channelに対してＣＨＣＫ＃およ
びＥＩＳＡに対してＩＯＣＨＫ＃）、および割込み要求
信号（Micro ChannelおよびＥＩＳＡの両者に対してＩ
ＲＱ３−７，９−１２，１４，１５）がある。システム
制御回路１４は拡張カード２０が用いる割込み線上でア
クティブ・ローに共用される割込み信号を受けるように
プログラムされていることから、割込み要求信号は直接
接続される。

【００１４】ここで図１および図３を参照すると、初期
化回路３０を用いて各々のMicro Channel拡張カード２
０が初期化される。Micro Channel拡張カード２０およ
びＥＩＳＡカード２１を有するコンピュータ・システム
１０の初期化は多段プロセスである。システム制御回路
１４は先ずシステム１０の各々の拡張カードから第１の
識別（ＩＤ）信号を要求する。各々の拡張カード２１は
３２ビットＥＩＳＡ識別信号を与える。また、各々のア
ダプタ２２は、システム１０におけるMicro Channelカ
ードの存在を示す３２ビット・インタフェース変換論理
ＩＤ信号によりシステム１０に応答する。システム制御
回路１４は次に、Micro Channelカードを収容するスロ
ットからMicro ChannelスロットＩＤ信号を要求し、シ
ステム１０の各々の拡張カード２０から１６ビットMicr
o Channel拡張カードＩＤ信号を受ける。したがって、
システム制御回路１４はシステム１０の各々の拡張カー
ド２０，２１に対するＩＤを有することになる。

【００１５】次に、システム制御回路１４は識別された
カードを初期化する構成プログラムを呼び出す。この構
成プログラムはディスケット上または不揮発性ＲＡＭ内
に格納可能である。

【００１６】より具体的に説明すると、第１のスロット
ＩＤ信号を要求するのに使用される初期化アドレスはＸ
Ｃ８０〜ＸＣ８３（Ｘはシステム１０の特定のスロット
１８に関わる）であり、４つのアドレスの各々は４バイ
トのＩＤ信号の内１バイトを要求する。システム制御回
路１４は、各々のスロットに固有のアドレス・イネーブ
ル（ＡＥＮＸ＃）信号を送出することにより第１の初期
化アドレスを特定のスロットに送出する。ＡＥＮＸ＃信
号と、メモリまたはＩ／Ｏ表示信号（Ｍ−ＩＯ）の否定
信号との一致は、スロットに対して、このスロットに予
定されているＩ／Ｏ動作がバス１６上で開始されている
ことを示すものである。アドレス信号が、ＡＮＤゲート
４０によりデコードされるアドレス・ビット８，９，１
０および１１が値“Ｃ”（すなわち“１１００”）を含
み、同時にＡＥＮＸ＃信号とＭ−ＩＯ信号の否定信号と
が一致するならば、そのアドレスは、アダプタ２２が応
答することを要求するスロット固有アドレスであると認
識され、したがってアクティブ・アダプタ応答信号（Ａ
ＤＲＥＳＰ）が与えられる。システム制御回路１４が、
ＳＴＡＲＴ＃信号をアクティブにして転送の開始を指示
すると、ＡＤＲＥＳＰ信号は、フロー・レジスタ４２に
供給されてラッチされ、ＬＡＤＲＥＳＰ信号が提供され
る。

【００１７】４バイトのＩＤ信号は、初期化回路３０に
より与えられる。このとき、８個の４対１マルチプレク
サ４４を介して、１バイトずつＩＤ信号が与えられる。
各々のマルチプレクサ４４は１ビットのデータを生成
し、バス１６のそれぞれのデータ回線（Ｄ０〜Ｄ７）に
接続される。ラッチされたアドレス・ビットＬＡ０およ
びＬＡ１はマルチプレクサの選択信号として作用し、こ
れらはアドレスＸＣ８０〜ＸＣ８３の２個の下位アドレ
ス・ビットに基いてアドレス・ラッチ・デコード回路
（ＡＤＤＲＬＣＨ＆ＤＥＣ）４６により与えられる。
すなわち、ＬＡ０およびＬＡ１のビットは、どのバイト
がＩＤ回路４８から読み出されるのかを選択する。ＩＤ
回路４８は全てのアダプタ２２のＩＤ信号を独自に定め
る特定の３２ビット・パターンに物理的に結線される。
ＩＤ回路４８により定められたＩＤ信号は、Micro Chan
nelコントローラ・カード２０ｂ，２０ｃがアダプタ２
２を介して特定のスロット１８に接続されることを、シ
ステム制御回路１４に指示する。

【００１８】アドレス・ラッチ・デコード回路４６も使
用されて、８個の下位アドレス・ビットをラッチして格
納し、アドレス・ビットＡ２〜Ａ７をデコードして、ア
ドレス信号の２下位バイトが８０と８３の間にあるとき
を指定する、デコード・アドレス信号（ＩＤＡＤＤＲ）
を与える。ＩＤＡＤＤＲ信号は、Ａ７，Ａ６＃，Ａ５
＃，Ａ４＃，Ａ３＃，およびＡ２＃をＡＮＤしたもので
ある。

【００１９】マルチプレクサ４４は、トライステート・
ドライバを備え、これはデータ回線Ｄ０〜Ｄ７を駆動
し、第１のＩＤ信号を１バイトずつバス１６に与える。
データ転送制御回路３４が、アクティブなデータ転送信
号（ＣＭＤ＃）、アクティブなＬＡＤＲＥＳＰ信号，お
よびアクティブなＩＤＡＤＤＲ信号と同時に、アクテ
ィブな読出し動作指示信号（ＲＥＡＤ）を与えるとき、
トライステート・ドライバはＮＡＮＤゲート５０により
イネーブルされる。ＣＭＤ＃信号は、データがバス１６
に供給されつつあることを指示するために、システム制
御回路１４から供給される信号である。システム制御回
路１４はマルチプレクサ４４により与えられる第１のＩ
Ｄ信号の４バイトを読み出す。

【００２０】次に、システム制御回路１４は、スロット
固有Ｉ／ＯアドレスＸ０００およびＸ００１（Micro Ch
annel ＩＤ信号の各々のバイトに対して１アドレス）
を用いてMicro Channel ＩＤ信号読出し命令を発行す
る。初期化回路３０はＩ／Ｏアドレスを受け取り、アド
レス翻訳回路３２に指令してMicro Channel初期化アド
レス０１００および０１０１を生成させる。Micro Chan
nel拡張カード２０は、０１００〜０１０７の範囲にあ
り、スロット固有セットアップ信号（ＣＤＳＥＴＵＰ
＃）の送出と同時に出されるＩ／Ｏアドレスを初期化命
令(Power-on OptionSelect(POS)命令と呼ぶ）であると
解釈する。

【００２１】ＣＤＳＥＴＵＰ＃信号は、スロット固有
Ｉ／Ｏアドレスが拡張カード２０に与えられていること
を示す。Micro Channel ＩＤ信号を読み出すためにシ
ステム制御回路１４が送出するこれらのスロット固有Ｉ
／ＯアドレスはＡＥＮＸ＃信号と共に００００〜０００
７の範囲にある。アドレス翻訳回路３２は、システム制
御回路１４により発生されたスロット固有アドレスを検
出し、これらのアドレスのビット８を調節して拡張カー
ド２０に０１００〜０１０７の範囲のアドレスを与え
る。Micro Channelカード２０に対するＰＯＳ命令を識
別するＣＤＳＥＴＵＰ＃信号が、ＡＤＲＥＳＰ信号の
否定信号、ＬＡ８およびＬＡ９信号（これらはＥＩＳＡ
においてスロット固有アドレスを識別する）の否定信
号、ＡＥＮＸ＃信号の否定信号、およびＭ−ＩＯ信号の
否定信号を受信するＮＡＮＤゲート４９により発生され
る。

【００２２】さらに、初期化回路３０は、バス１６に与
えられるアドレスがスロット固有か否かを判定する。Ｅ
ＩＳＡは、スロット固有でないＩ／Ｏアドレスを一般的
なＩ／Ｏアドレスとして規定する。システム１０の全て
の拡張カード２０は、バス１６に提出される一般Ｉ／Ｏ
アドレスをデコードしてこのアドレスがそのカードに対
する特定範囲の応答内にあるか否かを判定する。インタ
フェース変換論理回路２８は一般Ｉ／Ｏアドレスを検出
し、これらをアドレス翻訳回路３２を介して拡張カード
２０に送出する。拡張カード２０はこれらの一般Ｉ／Ｏ
アドレスをデコードし、必要に応じてそれらに応答す
る。ＮＯＲゲート５１は、ＡＤＲＥＳＰ信号およびＣＤ
ＳＥＴＵＰ＃信号の否定信号を受信し、バス１６に与
えられるアドレスがスロット固有でないとき一般Ｉ／Ｏ
アドレス信号（ＧＥＮＩ／Ｏ）を生成する。ＡＤＲＥ
ＳＰ信号がハイ（アドレスが第１の初期化アドレスであ
ることを示す）か、ＣＤＳＥＴＵＰ＃信号の否定信号
がハイ（アドレスが第２の初期化アドレスであることを
示す）のいずれかのとき、このアドレスはスロット固有
である。

【００２３】拡張カード２０ａは、ＰＯＳ命令を受ける
と、その２バイトＩＤコードをシステム制御回路１４に
直接返送する。次に、システム制御回路１４は２つのＩ
Ｄ（インタフェース変換論理回路２８からの３２ビット
ＩＤおよび拡張カード２０からの１６ビットMicro Chan
nel ＩＤ）を結合して固有のMicro Channelカード識別
子を与える。

【００２４】図４を参照すると、初期化回路３０は更
に、システム制御回路１４からの情報および構成時に与
えられるそれぞれの拡張カード２０に基いて４つの制御
信号を発生する。これらの制御信号には、ビット８とビ
ット９とを“０”に制御する信号（ＦＯＲＣＥ８９）、
マスタ・スレーブ制御信号（ＭＡＳＴＥＲおよびＳＬＡ
ＶＥ）、マスタ・ビット・サイズ制御信号（１６ＭＡＳ
Ｌ・３２ＭＡＳＬ）、および高速終了イネーブル化制御
信号（ＦＡＳＴＴＥＲＭ）が含まれる。

【００２５】ＦＯＲＣＥ８９制御信号は、Micro Channe
lカード２０がＥＩＳＡ一般Ｉ／Ｏ範囲内にない、物理
的に結線された一般Ｉ／Ｏアドレス範囲を有することが
あるので必要である（ビット８および９が０のアドレス
は、ＥＩＳＡの定義によりスロット固有アドレスであ
り、一般Ｉ／Ｏアドレスではあり得ない。）。従って、
初期化の間にシステム制御回路１４が、ビット８および
９が０であることを要求する、物理的に結線された一般
Ｉ／Ｏアドレス範囲をその拡張カード２０が有すると決
定するならば、システム制御回路１４は初期化回路３２
の４ビット制御レジスタ（ＣＴＬＲＥＧ）５５に書き
込み、読み出しを行うことができる。制御レジスタ５５
は、ＦＯＲＣＥ８９制御信号を与える。

【００２６】より具体的には、初期化回路３０の制御レ
ジスタ５５は、制御レジスタ５５がＮＡＮＤゲート５６
によってイネーブルされる間にシステム制御回路１４が
データ回線Ｄ７をセットするときに、ＦＯＲＣＥ８９信
号をセットする。ＮＡＮＤゲート５６は、アクティブな
ＬＡＤＲＥＳＰ信号、アクティブなＣＭＤ＃信号、およ
びアクティブなＷＲＩＴＥ信号と共に、（８個の下位ア
ドレス・ビットが全てローのときアドレス・ラッチ・デ
コード回路４６により与えられるアクティブなＣＮＴＲ
ＬＲＥＧＡＤＤＲ信号により示されるように）シス
テム制御回路１４によりＩ／ＯアドレスＸＣ００が与え
られるとき、制御レジスタ５５をイネーブルする。シス
テム制御回路１４が読出しを行うことを許容するため、
ＦＯＲＣＥ８９信号がＮＡＮＤゲート５８によりイネー
ブルされるトライステート・ドライバ５７に与えられ
る。ＮＡＮＤゲート５８はＣＮＴＲＬＲＥＧＡＤＤＲ
信号、ＬＡＤＲＥＳＰ信号、ＣＭＤ＃信号、およびＲＥ
ＡＤ信号を受ける。このようにして、制御レジスタ５５
が読み出されるためにイネーブルされると、トライステ
ート・ドライバ５７もイネーブルされ、そしてＦＯＲＣ
Ｅ８９信号がバス１６上の回線Ｄ７上に送出され、また
制御レジスタ５５が読み出しをイネーブルされないと、
トライステート・ドライバ５７もイネーブルされず、Ｆ
ＯＲＣＥ８９信号もバス１６上の回線Ｄ７上に送出され
ない。ＦＯＲＣＥ８９信号はアドレス翻訳回路３２に与
えられる。

【００２７】ＭＡＳＴＥＲおよびＳＬＡＶＥ制御信号が
構成中にセットされ、変換論理回路２８にインタフェー
スしている拡張カード２０がマスタかスレーブかを示す
ように作用する。これらのＭＡＳＴＥＲおよびＳＬＡＶ
Ｅ信号はＥＩＳＡデータ回線Ｄ６を介して書き込まれ、
読み出される。

【００２８】拡張カード２０がマスタのときは、１６Ｍ
ＡＳＬおよび３２ＭＡＳＬ制御信号がさらに、拡張カー
ド２０が１６ビット・マスタか３２ビット・マスタかを
規定する。これらの１６ＭＡＳＬおよび３２ＭＡＳＬ制
御信号は、ＥＩＳＡデータ回線Ｄ４を介して書き込ま
れ、読み出される。

【００２９】ＦＡＳＴＴＥＲＭ信号は、ＰＲＥＥＭＰ
Ｔ＃信号により実現できる場合より早くバスの所有権を
終了させることがいくつかの場合に必要になるために、
必要である。ＦＡＳＴＴＥＲＭ信号は、拡張カード２
０が、ＰＲＥＥＭＰＴ＃信号のアクティブ化に応答する
ことによるよりもＡＲＢ／ＧＲＡＮＴ信号のインアクテ
ィブ化に応ずることによってより早くバスの所有権を先
取りできるか否かを示すものである。このＦＡＳＴＴ
ＥＲＭ信号はＥＩＳＡデータ回線Ｄ５を介して書き込ま
れ、読み出される。

【００３０】図５および図６を参照すると、アドレス翻
訳回路３２は初期化の間並びにコンピュータ・システム
１０の正常動作の間のアドレスを変換する。

【００３１】初期化の間に、アドレス翻訳回路３２は、
スロットＸを選択するアドレス・ビットＬＡ１２〜ＬＡ
１５が、０１００と０１０７の間のアドレスを予測し、
したがってこれらの４ビットが０であると予測する拡張
カード２０に直接には与えられないことを保証する。従
って、アドレス翻訳回路３２のＡＮＤゲート６１，６
２，６４および６６は、ＣＤＳＥＴＵＰ＃信号がアク
ティブのとき、Micro Channelアドレス・ビットＡ１２
〜Ａ１５をそれぞれローにする。

【００３２】さらに、初期化の第１のステップの間に、
アドレス翻訳回路３２は、アドレス・ビットＡ８がハイ
（ｈｉｇｈ）であることを保証する。従って、ＯＲゲー
ト６７は、ＣＤＳＥＴＵＰ＃信号がアクティブのとき
アドレス・ビットＡ８をハイにする。初期化の後、およ
びコンピュータ・システム１０の正常動作の間に、アド
レス翻訳回路３２は、ＥＩＳＡアドレス情報をMicro Ch
annelアドレス情報に変換するか、Micro Channelアドレ
ス情報をＥＩＳＡアドレス情報に変換するかのいずれか
の動作をとる。ＥＩＳＡアドレス情報には、３０ビット
ＥＩＳＡアドレス信号（ＬＡ２−ＬＡ２３，ＬＡ２４＃
−ＬＡ３１＃）および次の転送制御信号、すなわち関連
するアドレスがメモリ・アドレスかＩ／Ｏアドレスか
（“１”の時はメモリ・アドレス）を示すメモリまたは
Ｉ／Ｏ制御信号（Ｍ−ＩＯ）、転送動作が書込み動作か
読出し動作か（“１”の時は書込み動作）を示す書込み
または読出し転送信号（Ｗ−Ｒ）、および３２ビットの
ワード内の４バイトのどれが書き込まれるべきかまたは
読み出されるべきか（“０”の時バイトがイネーブルさ
れる）を示す４ビットのバイト・イネーブル信号（ＢＥ
Ｏ＃−ＢＥ３＃）が含まれる。Micro Channelアドレス
情報には、３２ビットMicro Channelアドレス信号（Ａ
０−Ａ３１）および次のMicro Channel転送制御信号、
すなわち送信バイト・ハイイネーブル信号（ＳＨＢＥ
＃）、アドレス・ビット幅表示信号（ＭＡＤＥ２４）、
４ビットMicro Channelバイト・イネーブル信号（ＢＥ
Ｏ＃−ＢＥ３＃）、書込み動作開始制御信号（ＳＯ
＃）、読出し動作開始制御信号（Ｓ１＃）、およびアド
レス・ラッチ信号（ＡＤＬ＃）が含まれる。

【００３３】図５を参照すると、ＥＩＳＡアドレス情報
をMicro Channelアドレス情報に変換するアドレス翻訳
回路３２が示してある。マイクロ・チャネル・カード２
０に与えられる全てのMicro Channelアドレス情報が、
調停回路３５により与えられるマスタ所有バス信号（Ｍ
ＡＳＴＥＲＯＷＮＳＢＵＳ＃）によりイネーブルさ
れるアドレス・トライステート・ゲート６８を介して駆
動される。従って、マスタ２０ｂがバス１６を所有しな
いときは、ゲート６８を介してMicro Channelカード２
０ｂにアドレス情報が与えられ、マスタ２０ｂがバス１
６を所有するときは、ゲート６８の出力は、フローティ
ングの状態に残される。更に、調停回路３５により与え
られるＤＭＡスレーブ所有バス信号（ＤＳＬＡＶＥＯ
ＷＮＳＢＵＳ）がアクティブのときは、IBMPersonal Sy
stem/2 Hardware InterfaceTechnical Referenceマニュ
アルで規定されるように、アドレス翻訳回路３２はMicr
o Channelアドレス信号を００００にする。

【００３４】ＦＯＲＣＥ８９信号がセットされると、ア
ドレス翻訳回路３２はＭｉｃｒｏＣｈａｎｎｅｌカード
２０にビット８および９が０の一般的Ｉ／Ｏアドレスを
与える。すなわちＦＯＲＣＥ８９信号は、ＮＡＮＤゲー
ト５９に与えられ、これはさらにＧＥＮＩ／Ｏ信号、
ＡＥＮＸ＃信号の否定信号、およびＭ−ＩＯ信号の否定
信号を受ける。ＮＡＮＤゲート５９はＡＮＤゲート５４
およびＡＮＤゲート６０に対してアクティブロー・フォ
ース・アドレスビット８および９から０の信号（ＦＡＢ
ＴＺ＃）を与える。このＦＡＢＴＺ＃信号は、アクティ
ブ時に、ＡＮＤゲート５４，６０をしてそれぞれＡ８お
よびＡ９信号をローにさせる。

【００３５】アドレス翻訳回路３２のバイト・イネーブ
ル・デコード論理回路７０はＥＩＳＡバイト・イネーブ
ル信号を用いて、Micro Channelアドレス信号（Ａ０，
Ａ１）およびＳＨＢＥ＃信号の２個の下位ビットを与え
る。バイト・イネーブル信号に対しては如何なる変換も
必要ではなく、ＥＩＳＡバイト・イネーブル信号がゲー
ト６８を介して拡張カード２０ｂに与えられる。

【００３６】ＥＩＳＡアドレス信号の１６ビット（ＬＡ
２−ＬＡ７，ＬＡ１０，ＬＡ１１，ＬＡ１６−ＬＡ２
３）に対しては如何なる変換も要求されず、これらの１
６ビットはMicro Channelアドレス信号（Ａ２−Ａ７，
Ａ１０，Ａ１１，Ａ１６−Ａ２３）として拡張カード２
０に直接与えられる。

【００３７】８個の上位ＥＩＳＡアドレス・ビット（Ｌ
Ａ２４＃〜ＬＡ＃３１）は、ＥＩＳＡがアドレス・ビッ
トを用いさらにMicro Channelはアドレス信号のこの部
分がアクティブハイであることを要求するために、ＮＯ
Ｒゲート７９を介して否定されて８個の上位Micro Chan
nelアドレス・ビット（Ａ２４〜Ａ３１）を与える。Ｎ
ＯＲゲート７９へのその他の入力信号はＤＳＬＡＶＥ
ＯＷＮＳＢＵＳ信号である。これらのＬＡ２４＃〜Ｌ
Ａ３１＃アドレス・ビットはさらに、ＡＮＤゲート８０
で論理積がとられ、Micro Channel拡張カード２０によ
り用いられて、拡張カードがMicro Channel２４ビット
・アドレス指定オプションを利用するか否かを決定する
２４ビット表示信号（ＭＡＤＥ２４）を与えるように作
用する。８個のＥＩＳＡ高位アドレス・ビットの全てが
インアクティブのとき、ＭＡＤＥ２４信号がアクティブ
化される。

【００３８】図６には、Micro Channelアドレス情報を
ＥＩＳＡアドレス情報に翻訳する回路が示してある。

【００３９】３０ビット幅のデータ・レジスタ８１がＭ
ＡＳＴＥＲＯＷＮＳＢＵＳ信号およびＨＯＬＤＡ
ＤＤＲＥＳＳ信号によりイネーブルされ、ディスエーブ
ルされる。ＯＲゲート８２は、ＭＡＤＥ２４信号がアク
ティブで拡張カード２０ｂが２４ビット幅アドレス信号
を提示していることを示すとき８個の上位アドレス・ビ
ット（ＬＡ２４＃〜ＬＡ３１＃）をハイにする。ＯＲゲ
ート８２は、ＭＡＤＥ２４信号がローのとき８個の上位
アドレス・ビットを否定する。Ｒ−Ｓラッチ８３および
ＡＮＤゲート８４により、ＨＯＬＤＡＤＤＲＥＳＳ信
号が発生される。Micro Channelアドレス・ビットは、
ＡＤＬ＃信号がローになるまでレジスタ８１を通して流
れる。次に、これらのMicro Channelアドレス・ビット
は、ＣＭＤ＃信号およびＢＣＬＫ信号が共にローになる
（図１０に示したようにシーケンスのデータ転送部分へ
の半分まで）までラッチされ、保持される。

【００４０】Micro Channelバイト・イネーブル変換回
路８５は、３２ビット転送のためにMicro Channelバイ
ト・イネーブル信号を使用し、また８および１６ビット
転送のためにＡ０，Ａ１およびＳＢＨＥ＃信号を使用し
て、ＥＩＳＡバイト・イネーブル信号を発生する。２個
の下位Micro Channelアドレス・ビット（Ａ０およびＡ
１）およびＳＢＨＥ＃信号の代わりにＥＩＳＡバイト・
イネーブル信号が用いられる。ＥＩＳＡバイト・イネー
ブル信号は４ビット・フロー・レジスタ８６でバッファ
され、このレジスタ８６はＨＯＬＤＡＤＤＲＥＳＳ信
号によりラッチされ、さらにＭＡＳＴＥＲＯＷＮＳ
ＢＵＳ信号およびＭＩＳＭＡＴＣＨＤＥＬＡＹＥＤ＃
信号（調停回路３５により与えられる）によりトライス
テート・イネーブルされ、これらの信号はＡＮＤゲート
８７で論理積がとられる。バス１６に与えられる全ての
ＥＩＳＡアドレス情報はＭＡＳＴＥＲＯＷＮＳＢＵ
Ｓ信号に基いてトライステート・レジスタ８１，８６に
よりイネーブルされる。

【００４１】ここで、図１，図７および図１０を参照す
ると、拡張カード２０がスレーブとして作用する転送に
対して、システム制御回路１４またはマスタ２０ｂは、
ＢＣＬＫ信号の立上りおよびＳＴＡＲＴ＃信号の立下り
前の少なくとも１０ｎｓ間、バス１６上にＥＩＳＡアド
レス情報（ＡＤＤＲＥＳＳ１）を与えることにより、バ
ス１６を介してＥＩＳＡデータ転送を開始する。このＥ
ＩＳＡアドレス情報には、３０ビット・アドレスシステ
ムおよび次の転送制御信号、すなわち関連するアドレス
がメモリ・アドレスかＩ／Ｏアドレスかを示すメモリま
たはＩ／Ｏ制御信号（Ｍ−ＩＯ）（“１”の時はメモリ
アドレス）、転送動作が書込み動作か読出し動作かを示
す書込みまたは読出し転送信号（Ｗ−Ｒ）（“１”の時
は書込み動作）、および３２ビット・ワード内の４バイ
トのどれが書き込まれまたは読み出される予定であるか
を示す４ビット・バイト・イネーブル信号（ＢＥＯ−Ｂ
Ｅ３＃）が含まれる。

【００４２】Micro Channel拡張カード２０は書込み動
作開始制御信号（ＳＯ＃）および読出し動作開始制御信
号（Ｓ１＃）、さらにアドレス・ラッチ信号（ＡＤＬ
＃）をデータ転送の開始のために必要とする。データ転
送制御回路３４は、ＳＴＡＲＴ＃信号およびＢＬＣＫ信
号と共にＭ−ＩＯ信号、Ｗ−Ｒ信号、およびＡＤＲＥＳ
Ｐ信号を用いて、ＳＯ＃，Ｓ１＃，およびＡＤＬ＃信号
を与える。

【００４３】すなわち、ＮＡＮＤゲート９０は、ＸＯＲ
ゲート９３により与えられるように、Ｗ−Ｒ信号および
ＤＳＬＡＶＥＯＷＮＳＢＵＳ信号の排他的論理和、
ＡＤＲＥＳＰ信号の否定信号、ＳＴＡＲＴ＃信号の否定
信号、転送制御信号（ＴＲＡＮＳ）の否定論理積をとる
ことによりＳ０＃信号を与える。ＸＯＲゲート９３は、
ＤＳＬＡＶＥＯＷＮＳＢＵＳ信号がアクティブのと
きＷ−Ｒ信号を否定する。ＴＲＡＮＳ信号はＡＥＮＸ＃
信号とＭ−ＩＯ信号の否定信号の否定論理積からＮＡＮ
Ｄゲート９１により与えられ、従ってＴＲＡＮＳはMicr
o Channelカードに対するデータ転送を表示するもので
ある。ＮＡＮＤゲート９２は、ＡＤＲＥＳＰ信号、ＳＴ
ＡＲＴ＃信号の否定信号、ＴＲＡＮＳ信号、Ｗ−Ｒ信号
のＸＯＲの否定、ＤＳＬＡＶＥＯＷＮＳＢＵＳ信号
の否定論理積をとることによりＳ１＃信号を与える。Ｓ
０＃およびＳ１＃信号のタイミングはＳＴＡＲＴ＃信号
のタイミングに対応している。

【００４４】ＡＤＬ＃信号は、ＮＡＮＤゲート９４にお
いて、ＳＴＡＲＴ＃信号の否定信号、ＡＤＲＥＳＰ信号
の否定信号、ＴＲＡＮＳ信号、および遅延ＢＣＬＫ信号
の否定論理積をとることによりデータ転送制御回路３４
により発生される。２５ｎｓｅｃ遅延回路９６により遅
延ＢＣＬＫ信号が与えられ、この遅延は、Personal Sys
tem/2 Hardware Interface Technical Referenceマニュ
アルで規定されたＳ０＃，Ｓ１＃，およびＡＤＬ＃の間
のタイミング関係を与えるのに必要である。

【００４５】Ｍ−ＩＯ信号は、ＡＮＤゲート９５におい
て、ＤＳＬＡＶＥＯＷＮＳＢＵＳ信号の否定信号と
論理積がとられて、Ｍ／ＩＯ信号を与える。このように
して、Ｍ／ＩＯ信号は、ＤＭＡスレーブがＭ／ＩＯ信号
をＩ／Ｏ状態（すなわち、ロー）にするバス１６を所有
する時を除いてＭ−ＩＯ信号を追跡することになる。次
に、システム制御回路１４によりアドレス信号が生成さ
れ、これはアドレス翻訳回路３２により変換されてMicr
o Channelアドレス信号を拡張カード２０に与える。拡
張カード２０は、Micro Channelアドレス信号がその範
囲内にあるか否かを決定する。このアドレスが拡張カー
ド２０の範囲内にないときは、拡張カード２０は何も動
作しない。一方、このMicro Channelアドレス信号が拡
張カード２０の範囲内にあるときは、拡張カード２０
は、送信フィードバックの信号（ＣＤＳＦＤＢＫ＃）
をアクティブにして、それがアクティブであることを表
示することにより応答する。さらに、拡張カード２０は
第１のMicro Channelサイズ信号（ＣＤＤＳ３２＃）
をアクティブにして、それが３２ビットデータ情報を処
理することを示し、第２のMicro Channelサイズ信号
（ＣＤＤＳ１６＃）をアクティブにして、それが１６
ビット・データ情報を処理することを示し、あるいはＤ
Ｓ３２＃信号またはＣＤＤＳ１６＃信号のいずれもア
クティブにせず、それが８ビット・データ情報を処理す
ることを示すように作用する。

【００４６】ＣＤＤＳ３２２＃およびＣＤＤＳ１６
＃信号はトライステート・ゲート１１４を介して、シス
テム制御回路１４に、スレーブ２０ａがサポートできる
データ・サイズを通知するＥＩＳＡサイズ信号（ＥＸ３
２＃とＥＸ１６＃）に接続される。システム制御回路１
４は８ビットMicro Channelカードが８ビットＦａｍｉ
ｌｙＩカードであると考えるが、制御回路１４はなお
ＳＴＡＲＴ＃およびＣＭＤ＃信号並びにＦａｍｉｌｙ
Ｉ制御信号を供給する。したがって、インタフェース変
換論理回路２８はＳＴＡＲＴ＃およびＣＭＤ＃信号を用
いて、１６および３２ビット転送を制御する場合と同様
に８ビット転送を制御する。

【００４７】さらに、ＣＤＤＳ１６＃，ＣＤＤＳ３
２＃およびＣＤＳＦＤＢＫ＃信号がＮＡＮＤゲート９
８に与えられる。ＮＡＮＤゲート９８は出力をフロー・
レジスタ１００に与え、このフロー・レジスタ１００
は、ＳＴＡＲＴ＃の立上りエッジで、拡張カードが進行
中の転送シーケンスに応答しているか否かを示すスレー
ブ・アクティブ信号（ＳＬＡＶＥＡＣＴＩＶＥ）をラ
ッチする。このＳＬＡＶＥＡＣＴＩＶＥ信号は、Ｓ０
＃，Ｓ１＃，およびＣＭＤ＃がＮＡＮＤゲート１０２に
より検出されたときインアクティブになる時点でリセッ
トされる。

【００４８】システム制御回路１４はＣＭＤ＃信号をア
クティブにすることによりデータ転送を完了する。拡張
カード２０はさらにＣＭＤ＃信号を用いて、データ転送
が完了したことを示すが、Micro Channel ＣＭＤ＃信
号のタイミングはＥＩＳＡＣＭＤ＃信号のものとは異な
るものである。インタフェース変換論理回路２８はＥＩ
ＳＡＣＭＤ＃信号のタイミングに適合してMicro Chan
nel ＣＭＤ＃信号を与える。このMicro Channel ＣＭ
Ｄ＃信号は、ＡＤＬ＃がＡＮＤゲート１０４により検出
されるようにインアクティブになった時点から、エッジ
・ラッチ１０６およびＮＡＮＤゲート１０８により検出
されるようにＢＣＬＫ信号の立上り時にＥＩＳＡＣＭ
Ｄ＃信号およびＥＩＳＡレディ信号がアクティブになる
時点まで送出される。ラッチ１０６はＡＮＤゲート１０
４の他方の入力を与える。データ転送のために使用され
る時間は、ＮＡＮＤゲート１０８にアクティブ・チャネ
ル・レディ信号（ＣＤＣＨＲＤＹ）を与えることによ
り延長することができる。Micro Channel ＣＤＣＨ
ＲＤＹ信号はＥＩＳＡＥＸＲＤＹ信号に対応し、従
って、２つの信号はトライステート・ゲート１１４を介
して接続される。

【００４９】Micro Channelカード２０にはＲＥＦＲＥ
ＳＨ＃Ｍ／ＩＯ，Ｓ０＃，Ｓ１＃，ＡＤＬ＃およびMi
cro Channel ＣＭＤ＃信号がＭＡＳＴＥＲＯＷＮＳ
ＢＵＳ信号によりイネーブルされるMicro Channelデー
タ制御トライステート・ゲート１１２を介して与えられ
る。従って、マスタ２０ｂがバス１６を所有しないと
き、これらの信号はゲート１１２を介して拡張カード２
０に与えられる。マスタ２０ｂがバス１６を所有すると
きは、ゲート１１２のシステムはフロートしたままに残
される。更に、否定ＭＡＳＴＥＲＯＷＮＳＢＵＳ＃
信号によりイネーブルされるＥＩＳＡデータ制御トライ
ステート・ゲート１１４を介してバス１６にＥＸ１６
＃，ＥＸ３２＃，およびＥＸＲＤＹ信号が与えられる。
従って、マスタ２０ｂがバス１６を所有しないときは、
これらの信号はバス１６に与えられる。マスタ２０ｂが
バス１６ｂを所有するときは、これらの信号はフロート
したままになされる。

【００５０】ところで、図２，図１１および図１２を参
照するとわかるように、拡張カード２０がバス１６を制
御可能になる前に、拡張カード２０は先ず調停によりバ
ス１６の制御を得なければならない。Micro Channelお
よびＥＩＳＡは異なる調停スキーム（方式）を利用す
る。インタフェース変換論理回路２８ｂ，２８ｃはMicr
o Channel調停スキームをＥＩＳＡバス調停スキーム
に、またその逆に変換する。Micro Channel方式は強制
排除信号（ＰＲＥＥＭＰＴ＃）、４ビット調停信号（Ａ
ＲＢ）、調停グラント信号（ＡＲＢ／ＧＲＡＮＴ＃）、
およびバースト表示信号（ＢＵＲＳＴ＃）を用いる。ま
た、Micro Channel方式はMicro Channel ＣＭＤ＃信号
を用いてタイミングを制御する。ＥＩＳＡ方式はマスタ
要求信号（ＭＲＥＱＸ＃）、マスタ肯定応答信号（ＭＡ
ＣＫＸ＃）、８ビットＤＭＡ要求信号（ＤＲＱＯ＃−Ｄ
ＲＱ７＃）、および８ビットＤＭＡ肯定応答信号（ＤＡ
ＣＫ０＃−ＤＲＱ７＃）を用いる。更に、ＥＩＳＡ方式
はＢＣＬＫ信号を用いてタイミングを制御する。

【００５１】Micro Channel調停スキームおよびＥＩＳ
Ａ調停スキームは共に、バス、バス・マスタ、およびＤ
ＭＡスレーブに対する調停が可能な２種類のアダプタ・
カードをサポートすることができる。Micro Channel調
停スキームは両種のカードをサポートする共通調停信号
を有し、一方ＥＩＳＡ調停スキームは各々の種類のカー
ドに対して個別の調停信号を有する。

【００５２】Micro Channel調停スキームでは、バス・
マスタまたはＤＭＡスレーブは、ＰＲＥＥＭＰＴ＃信号
をアクティブにすることにより、したがって要素がバス
を用いて転送を行うことを望んでいることをシステム制
御回路に１４に通知することにより調停サイクルを開始
する。初期化の間に各々のMicro Channelカードは０乃
至１４の固有の調停レベルを割り当てられ、この調停レ
ベルは４ビットＡＲＢ信号にコード化される。Micro Ch
annelカードがＰＲＥＥＭＰＴ＃を介してバス１６に対
するアクセスを要求するときは、それはＡＲＢ信号を与
える。このＡＲＢ信号は、ＡＲＢ／ＧＲＡＮＴ＃信号が
アクティブになったときに与えられ、拡張カード２０
ｂ，２０ｃの調停優先権を規定するものである。拡張カ
ード２０ｂ，２０ｃが肯定応答されたバス・ユーザにな
ったとき、ＡＲＢ／ＧＲＡＮＴ＃信号はインアクティブ
にされ（従ってＧＲＡＮＴ状態に遷移する）。また拡張
カード２０ｂ，２０ｃに対するバスの使用が許容され
る。通常はグラントは単一バス動作に対して送出される
が、ＢＵＲＳＴ＃信号をアクティブにすることにより、
さらに長い時間に拡張可能である。

【００５３】バス所有権を得ているMicro Channelカー
ドはその所有権から強制排除が可能である。これは、他
のあるカードまたは装置がＰＲＥＥＭＰＴ＃信号回線を
アクティブにしたときに発生する。バス所有者はＰＲＥ
ＥＭＰ＃信号をモニタし、このＰＲＥＥＭＰＴ＃信号の
アクティブになったことを検出した後、所定の時間内に
バスを放棄しなければならない。

【００５４】ＥＩＳＡ調停スキームにおいては、要求肯
定応答信号が用いられてバスに対する調停を行う。個々
の信号がアクティブにされてバスの使用を要求する。シ
ステム制御回路１４は全ての要求を検出する中央調停制
御回路を備えている。バス１６が有効になると、システ
ム制御回路１４は最高優先度要求を有する装置に対して
個々の肯定応答を送出することによりバスの用途を最高
優先度要求に割り当てる。この場合、バス・マスタに対
して固有の要求肯定応答信号が与えられ、またＤＭＡス
レーブに対して他の信号が与えられる。バス使用を要求
する装置はその要求信号をアクティブに保つことにより
そのバス使用時間を拡張することができ、これは次に、
強制排除が要求されなければ肯定応答信号をアクティブ
に維持する。強制排除が必要なときは、要求信号がアク
ティブのままであっても肯定応答信号は非活性化され
る。バス所有者がこの条件を検出すると、それは一定時
間内にバスを放棄しなければならない。

【００５５】ＥＩＳＡはバス・マスタおよびＤＭＡスレ
ーブに対する異なる信号経路を介して調停を要求し、肯
定応答する。各々のＥＩＳＡコネクタは、ＭＲＥＱＸ＃
信号に対してはマスタ要求信号路を、またＭＡＣＫＸ＃
信号に対してはマスタ肯定応答信号路をそれに物理的に
結線している。各々のスロット１８は、ＤＲＱ０＃〜Ｄ
ＲＱ７＃信号およびＤＡＣＫ０＃〜ＤＡＣＫ７＃信号に
対して、それぞれ、７本のＤＭＡスレーブ要求信号路お
よび７本のＤＭＡ肯定応答信号路を有している。ＤＲＱ
４およびＤＡＣＫ４＃は使用されない。このようにし
て、任意のスロットは初期化の間にプログラムされ、上
記７本の有効回線のいずれかにそのＤＭＡスレーブ要求
を送出することができる。

【００５６】インタフェース変換論理回路２８ｂ，２８
ｃの調停回路３５は上記２つの調停機構が共に接続さ
れ、適切に作用することを許容する。この調停回路３５
は、バス・マスタ調停回路１２０とＤＭＡスレーブ調停
回路１２２、およびさもなければ独立したバス・マスタ
調停回路１２０とＤＭＡスレーブ調停回路１２２に共通
の調停制御回路１２４を備えている。

【００５７】ここで図１１を参照すると、バス１６上で
転送を開始しようとしているMicroChannelバス・マスタ
はそのＰＲＥＥＭＰＴ＃信号をアクティブにすることに
より先ずバス所有権を要求する。アクティブＰＲＥＥＭ
ＰＴ＃信号は調停制御回路１２４の受信器１３０により
検出され、この受信器１３０はMicro Channelカードに
よりアクティブにされるＰＲＥＥＭＰＴ＃信号とドライ
バ１３２によりアクティブにされるＰＲＥＥＭＰＴ＃信
号の間を弁別する。受信器１３０はアクティブなＰＲＥ
ＥＭＰＴ信号（ＡＰＲＥＥＭＰＴ＃）をＮＡＮＤゲート
１３４に送出する。ＮＡＮＤゲート１３４は、バス・マ
スタ調停カード１２０のＡＮＤゲート１３６に出力信号
を与える。ＡＮＤゲート１３６は初期化回路３０に発生
されたアクティブなＭＡＳＴＥＲ信号とアクティブなＰ
ＲＥＥＭＰＴ信号との論理積をとる。アクティブＭＡＳ
ＴＥＲ信号は、ＰＲＥＥＭＰＴ＃信号がＡＮＤゲート１
３６を通して伝搬し、またＯＲゲート１３８を通して伝
搬してラッチ１４０をセットし、従ってＭＲＥＱＸ＃信
号をアクティブにして、Micro Channelカード２０ｂが
バス１６の使用を要求していることを示すことを許容す
る。ラッチ１４０はＭＲＥＱＸ＃信号をバス１６により
要求されるＢＣＬＫ信号で同期化する。

【００５８】拡張カード２０によるＰＲＥＥＭＰＴ＃信
号の送出も、調停制御回路１２４による拡張カード２０
ｂに与えられるＡＲＢ／ＧＲＡＮＴ＃信号の発生をもた
らす。すなわち、ＮＡＮＤゲート１３４はＡＤＲＥＥＭ
ＰＴ＃信号をＡＮＤゲート１４２に与える。ＡＮＤゲー
ト１４２に対する他の全ての入力は、バス・マスタ・カ
ード２０ｂに対しては常時アクティブである。従って、
ＡＮＤゲート１４２はアクティブＭＡＳＴＥＲＡＲＢ
ＣＯＮＴＲＯＬ信号をＯＲゲート１４４に送出し、次
にこのＯＲゲート１４４は拡張カード２０ｂにハイＡＲ
Ｂ／ＧＲＡＮＴ＃信号を送出する。これは、拡張カード
２０ｂに、それがバス１６に対して調停中であることを
通知し、さらに調停回路３５にＡＲＢ信号を与える。し
かし、バス・マスタ・カード２０ｂに対しては、ＡＲＢ
信号は、ドントケア（ｄｏｎ’ｔｃａｒｅ）であり、ま
たバス・マスタの調停レベルがシステム制御回路１４内
に確立されることから使用されない。従って、調停回路
３５は単にＭＲＥＱＸ＃を送出する必要があるだけであ
る。

【００５９】バス・マスタ調停回路１２０は、システム
制御回路１４が、拡張カード２０ｂがバス１６の所有権
を得ていることを示すＭＡＣＫＸ＃信号を送出すること
によりバス使用の要求を肯定応答するまで、ＭＡＲＥＱ
Ｘ＃信号を送出し続けると共に、ＡＲＢ／ＧＲＡＮＴ＃
信号をＡＲＢ状態にし続ける。アクティブになろうとす
るＭＡＣＫ＃信号は、ＮＯＲゲート１４６をアクティブ
にする。ＮＯＲゲート１４６の出力信号の立上りエッジ
は、エッジ検出ラッチ１４８をセットする。これによ
り、このラッチ１４８からＡＮＤゲート１４２への入力
信号はインアクティブになり、ＯＲゲート１４４を伝搬
してＡＲＢ／ＧＲＡＮＴ＃信号の状態をＧＲＡＮＴを示
すように変化させる。拡張カード２０ｂは、ＧＲＡＮＴ
を示す信号を受信すると、それがバス１６の所有者であ
ることを通知され、従って調停スキームの変換を完了す
る。拡張カード２０ｂは要求に従って転送を行うために
動作を進めることができる。

【００６０】ＭＲＥＱＸ＃信号の除去は、拡張カード２
０ｂがいかに長くバスの所有権を維持したいかを示して
いる。拡張カード２０ｂはＧＲＡＮＴ信号を受けた直後
にＰＲＥＥＭＰＴ＃信号をインアクティブにし、もしそ
れがバス所有権の維持を望むときはＢＵＲＳＴ＃信号を
アクティブにする。ＢＵＲＳＴ＃およびＰＲＥＥＭＰＴ
＃信号は、アクティブなこれらの信号のいずれかがＭＲ
ＥＱＸ＃をアクティブに保つようにＮＡＮＤゲート１３
４で結合される。ＢＵＲＳＴ＃信号もＡＮＤゲート１４
２に与えられ、したがってＢＵＲＳＴ＃がアクティブな
限り、ＡＲＢ／ＧＲＡＮＴ＃信号はＧＲＡＮＴ状態に留
まる。ＰＲＥＥＭＰＴ＃信号がインアクティブになった
ときとＢＵＲＳＴ＃信号がアクティブになったときとの
間の遷移時間を補償するために、ラッチ１４８の出力信
号がＯＲゲート１３８に与えられ、ＭＲＥＱＸ＃をアク
ティブに維持する。ラッチ１４８は拡張カード２０ｂか
らの第１のデータ転送の間にMicro Channel ＣＭＤ＃
信号によりリセットされる。このラッチ１４８は、エッ
ジ・トリガされることからバス所有時間あたり１度だけ
セットされる。Micro Channel ＣＭＤ＃信号もＡＮＤ
ゲート１４２に供給され、バス所有期間の最後のデータ
転送の間に、ＡＲＢ／ＧＲＡＮＴ＃信号がそのＧＲＡＮ
Ｔ状態に残ることを保証する。

【００６１】システム制御回路１４はＭＡＣＫＸ＃信号
をインアクティブにすることにより、拡張カード２０ｂ
をバス所有権から強制排除させる。ＡＮＤゲート１５０
は、ＢＵＲＳＴ＃信号がアクティブでありながらＭＡＣ
Ｋ＃信号がインアクティブになったことを検出するとマ
スタ強制排除信号を与える。これにより、ＰＲＥＥＭＰ
Ｔ＃信号がＯＲゲート１５２およびドライバ１３２を介
して拡張カード２０ｂに送出される。

【００６２】ここで、図１１および図１２を参照すると
わかるように、バス１６上での転送の開始を望むMicro
ChannelＤＭＡスレーブ２０ｃは、先ずそのＰＲＥＥＭ
ＰＴ＃信号をアクティブにすることによりバスの所有権
を要求する。アクティブにされたＰＲＥＥＭＰＴ＃信号
は、調停制御回路１２４の受信器１３０により検出され
る。調停制御回路１２４は、ＡＰＲＥＥＭＰＴ＃信号を
ＤＭＡスレーブ調停回路１２２のＡＮＤゲート１６０に
送出する。ＡＮＤゲート１６０は更に初期化回路３０か
らＳＬＡＶＥ信号を受信する。ＤＭＡスレーブに対して
は、ＳＬＡＶＥ信号はアクティブであり、ＰＲＥＥＭＰ
Ｔ＃信号はＡＮＤゲート１６０を通過させられる。ＡＮ
Ｄゲート１６０の出力は、遅延回路１６２により５０ｎ
ｓｅｃ遅延される。この５０ｎｓｅｃ遅延により、拡張
カード２０ｃにより生成された４ビットＡＲＢ信号は安
定化する。

【００６３】拡張カード２０ｃによるＰＲＥＥＭＰＴ＃
信号の送出は、また、拡張カード２０ｃに与えられるＡ
ＲＢ／ＧＲＡＮＴ＃信号を調停制御回路１２４に生成さ
せる。すなわち、ＮＡＮＤゲート１３４はＡＮＤゲート
１６４にＡＰＲＥＥＭＰＴ＃信号を与える。ＡＮＤゲー
ト１６４に対する他の全ての入力は、通常はＤＭＡスレ
ーブ・カード２０ｃに対してアクティブである。従っ
て、ＡＮＤゲート１６４はアクティブなＤＭＡＡＲＢ
ＣＯＮＴＲＯＬ信号をＯＲゲート１４４に通過させ、
これは次に拡張カード２０ｃにハイＡＲＢ／ＧＲＡＮＴ
＃信号を送出する。これにより拡張カード２０ｃは、そ
れがバス１６に対して調停中であり、ＡＲＢ信号を調停
回路３４に与える予定であることが通知される。ＡＲＢ
信号の４ビットのうちの３ビットは、コード化３ビット
入力をデコードして７つの出力信号（ＤＲＱ０＃〜ＤＲ
Ｑ３＃およびＤＲＱ５＃〜ＤＲＱ７＃）（デコーダ１６
６からの８番目の出力は使用されない）の１つをアクテ
ィブにする３対８デコーダ１６６によりデコードされた
とき、ＤＭＡスレーブ動作に対して意味を有する。ＡＲ
Ｂ信号は初期化の間に拡張カード２０ｃに割り当てられ
る。ここで、本用途においてはＡＲＢ信号はバスに与え
られないので（Micro Channelシステムでは、ＡＲＢ信
号は４ビットＡＲＢバスに与えられ、このバスはカード
が最高優先権を有するか否かの表示を返送する）、拡張
カード２０ｃはそれが最高優先権の要求元ではないとい
う表示は受信せず、従ってＧＲＡＮＴ信号を発信するま
でＡＲＢ信号の送出を継続することに注目されたい。

【００６４】アクティブなＤＲＱ＃信号は、バス１６を
介してシステム制御回路１４に与えられ、システム制御
回路１３に、拡張カード２０ｃがバス１６を使用するＤ
ＭＡ要求を発生していることを通知する。ＤＭＡスレー
ブ調停要求に対しては同期化ラッチは不要である。

【００６５】ＤＭＡスレーブ調停回路１２２は、システ
ム制御回路１４が拡張カード２０ｃがバス１６の所有権
を得ていることを示す対応するＤＡＣＫ＃信号を送出す
ることによりバス使用の要求に肯定応答するまで、ＤＲ
Ｑ＃信号を送出すると共にＡＲＢ／ＧＲＡＮＴ＃をＡＲ
Ｂ状態にすることを継続する。ＤＭＡスレーブ肯定応答
信号は、対応するＤＭＡスレーブ・要求信号に単に応答
する必要がある。

【００６６】例えば、ＤＲＱ７＃がアクティブにされた
ものとする。アクティブＤＡＣ７＃信号は、ＡＮＤゲー
ト１６８がＯＲゲート１７０にアクティブ出力信号を与
えるようにする。１つのＡＮＤゲート１６８のみが、一
度に１つのアクティブ出力信号を与える。ＡＮＤゲート
１６８の出力信号は、ＯＲゲート１７０により論理和が
とられる。ＯＲゲート１７０の出力信号の立上りエッジ
は、エッジ検出ラッチ１７２をセットする。このラッチ
１７２のセットにより、ＡＮＤゲート１６４はＯＲゲー
ト１４４にインアクティブＤＭＡＡＲＢＣＯＮＴＲ
ＯＬ信号を与え、これはＡＲＢ／ＧＲＡＮＴ＃信号の状
態をＧＲＡＮＴに変化させる。

【００６７】ローＡＲＢ／ＧＲＡＮＴ＃信号により、Ａ
ＲＢ信号はインアクティブになる。従ってＡＲＢ／ＧＲ
ＡＮＴ＃信号がそのグラント状態にあってデコーダ１６
６がＤＭＡ要求信号の送出の継続を許容されるとき、Ａ
ＲＢ信号はフロー・レジスタ１７４によりラッチされ
る。フロー・レジスタ１７４は、ＡＲＢ信号がＡＲＢ状
態の間に通過し、ＧＲＡＮＴ状態にラッチされうること
を許容するフロー・スルー・レジスタである。このＧＲ
ＡＮＴ＃信号の送出により拡張カード２０ｃは、それが
バス１６を所有し、指示に従って転送を進めることがで
きる旨通知される。

【００６８】ＤＲＱ＃信号の除去は、拡張カード２０ｃ
がバス所有権をどの位長く保持したいかを示している。
拡張カード２０ｃはＧＲＡＮＴ信号を受けた直後にＰＲ
ＥＥＭＰＴ＃信号をインアクティブにし、次に、バス所
有権の維持を望むときは、ＢＵＲＳＴ＃信号をアクティ
ブにする。ＢＵＲＳＴ＃およびＰＲＥＥＭＰＴ＃信号
は、アクティブないずれかがＤＲＱ＃をアクティブに保
つようにＮＡＮＤゲート１３４で結合される。ＢＵＲＳ
Ｔ信号はさらにＡＮＤゲート１６４に与えられ、従って
ＢＵＲＳＴ＃信号がアクティブな限り、ＡＲＢＧＲＡＮ
Ｔ＃信号はＧＲＡＮＴ状態のままである。ＰＲＥＥＭＰ
Ｔ信号がインアクティブになり、またＢＵＲＳＴ＃信号
がアクティブになる間の遷移時間を補償するために、ラ
ッチ１７２の出力信号がＯＲゲート１７６に与えられ、
ＤＲＱ＃信号をアクティブに維持する。ラッチ１７２
は、Micro Channel ＣＭＤ＃信号により拡張カード２
０ｃからの第１のデータ転送の間にリセットされる。ま
た、ラッチ１７２は、これがエッジ・トリガされること
からバス所有期間につき一度だけセットされる。MicroC
hannel ＣＭＤ＃信号もＡＮＤゲート１６４に供給さ
れ、バス所有期間の最後のデータ転送の間の適切な時間
にわたってＡＲＢ／ＧＲＡＮＴ＃信号がそのＧＲＡＮＴ
状態に残ることを保証する。

【００６９】システム制御回路１４はＤＡＫ＃信号をイ
ンアクティブにすることにより、拡張カード２０ｃをバ
ス所有から強制排除する。ＡＮＤゲート１７８は、選択
されたＤＡＫ＃信号がインアクティブになり、ＢＵＲＳ
Ｔ＃信号がアクティブになることを検出する際に、ＤＭ
Ａ強制排除信号（ＤＭＡＰＲＥＥＭＰＴ）を与える。
これにより、ＯＲゲート１５２およびドライバ１３２を
介してＰＲＥＥＭＰＴ＃信号が拡張カード２０ｃに送出
される。

【００７０】ある場合には、ＰＲＥＥＭＰＴ＃信号で実
現できるより速く拡張カード２０ｃによりバス１６の所
有を終了させることが必要になる。従って、ＡＮＤゲー
ト１８０を用いてプログラマブル高速終了オプションが
与えられる。ＡＮＤゲート１８０は初期化回路３０から
ＦＡＳＴＴＥＲＭ信号を、並びにＤＭＡＰＲＥＥＭ
ＰＴ＃信号およびＳＬＡＶＥ信号を受信する。ＦＡＳＴ
ＴＥＲＭ信号が初期化の間にセットされると、ＡＮＤ
ゲート１７８のＤＭＡＰＲＥＥＭＰＴ＃信号のアクテ
ィブにより、ＡＮＤゲート１８０はアクティブになり、
さらに調停許可がＡＲＢ／ＧＲＡＮＴ＃信号をＡＲＢ状
態に戻すことにより拡張カード２０ｃから取り出され
る。カード２０ｃは、ＦＡＳＴＴＥＲＭラッチがセッ
トされるならば、ＲＥＶＯＫＥＧＲＡＮＴシーケンス
を理解することのできるカードでなければならない。Ｇ
ＲＡＮＴの除去を検出する拡張カード２０ｃは、進行中
のワード転送を終了し、次に直ちにバスを放棄する。

【００７１】調停制御回路１２４は、マスタ・バス所有
権表示信号（ＭＡＳＴＥＲＯＷＮＳＢＵＳ）および
ＤＭＡスレーブ・バス所有権表示信号（ＤＳＬＡＶＥ
ＯＷＮＳＢＵＳ）を発生して、バス・マスタおよびＤ
ＭＡスレーブに対するバス所有期間のトラックを維持す
る。

【００７２】ＭＡＳＴＥＲＯＷＮＳＢＵＳ信号はセ
ット／リセット・ラッチ１９０により発生され、調停回
路３５がアクティブなＭＡＫＸ＃信号を受信するとセッ
トされる。ハイＭＡＳＴＥＲＯＷＮＳＢＵＳ信号は
関連するカードがバス所有権を持つことを示し、その場
合ＡＲＢ／ＧＲＡＮＴ＃信号がＧＲＡＮＴ状態にある限
り、セットされたままになる。このＭＡＳＴＥＲＯＷ
ＮＳＢＵＳ信号の機能は、マスタおよびスレーブ機能
の間でインタフェース変換論理回路２８を切り替えるト
ライステート・ドライバのイネーブルおよびディスエー
ブル動作を制御することにある。ＭＡＳＴＥＲＯＷＮ
ＳＢＵＳ信号がハイのときは、この信号はスレーブ・
トライステート・ゲートをオフにし、マスタ機能をイネ
ーブルする。ＭＡＳＴＥＲＯＷＮＳＢＵＳ信号がロ
ーのときは、この信号はスレーブ・モード機能をオンに
し、拡張カード２０ｂをイネーブルして命令に対してバ
ス１６をモニタする。

【００７３】セット／リセット・ラッチ１９１によりＤ
ＳＬＡＶＥＯＷＮＳＢＵＳ信号が発生され、これ
は、ＤＭＡスレーブ調停回路１２２がＤＡＫ＃信号に基
いてアクティブなＤＡＫ信号を発生するとセットされ
る。ハイＤＳＬＡＶＥＯＷＮＳＢＵＳ信号は、関連す
る拡張カード２０ｃがバス所有権を有することを示すも
のであり、このＤＳＬＡＶＥＯＷＮＳＢＵＳ信号
は、ＤＭＡＡＲＢＣＯＮＴＲＯＬ信号がアクティブ
状態にある限り、セットされたままになっている。

【００７４】ここで図１，図７，図８および図９を参照
すると、拡張カード２０ｂが調停によりバス１６の制御
を得ると、拡張カード２０ｂは転送シーケンスを開始す
る。拡張カード２０ｂはＳ０＃信号またはＳ１＃信号の
いずれかを送出することにより転送シーケンスを開始す
る。データ翻訳回路３４はこれらの信号を用いてＳＴＡ
ＲＴ＃信号を発生する。すなわち、図８に示したよう
に、ＡＮＤゲート２００はＳ０＃またはＳ１＃のいずれ
かがアクティブになった時点を検出する。ＡＮＤゲート
２００の出力は、Ｓ０＃またはＳ１＃のいずれかがアク
ティブのときローであるが、否定され、ＮＡＮＤゲート
２０２に与えられる。ＡＮＤゲート２００の出力は、ロ
ーのとき、ＮＡＮＤゲート２０２をローにし、これはエ
ッジ・ラッチ２０４をリセットしてローＣＤＲＤＹＲ
ＴＮ信号を与える。ＣＤＲＤＴＲＴＮ信号が、ローの
とき、バス１６が２００ｎｓ転送シーケンスである拡張
カード２０ｂのデフォルト速度で動作することはできな
い。バス１６が動作できる最も速い標準転送シーケンス
は、２４０ｎｓｅｃである。従って、拡張カード２０ｂ
とバス１６の間の転送は、３６０ｎｓ（３ＥＩＳＡクロ
ック周期）ごとに行われる。

【００７５】ローＣＤＲＤＹＲＴＮ信号もエッジ・ラ
ッチ２０６をセットし、ＳＴＡＲＴ＃信号がＢＣＬＫ信
号の次の立上りエッジに同期してバス１６に送出され得
ることを示す。ＳＴＡＲＴ＃信号は、送出されると、Ｂ
ＣＬＫ信号の次の立上りエッジでＳＴＡＲＴ＃信号がリ
セットされるようにラッチ２０６をリセットする。この
ようにして、ＳＴＡＲＴ＃はＢＣＬＫの１周期ごとに送
出される。

【００７６】ＣＤＲＤＹＲＴＮ信号は、バス１６から
受信されたＥＸＲＤＹ信号がハイになり、またＢＣＬＫ
の否定信号によりラッチ２０４にクロックされるまでロ
ーのままである。ＥＸＲＤＹ信号がラッチ２０４をクロ
ックするためには、ＮＡＮＤゲート２０２により与えら
れるリセット信号はローにならなければならない。この
リセット信号は、ＸＯＲゲート２１０に与えられるＣＭ
Ｄ＃信号がローになったときローになる。

【００７７】次に、拡張カード２０ｂはサイズ表示信号
（ＤＳ１６ＲＴＮ＃およびＤＳ３２ＴＲＮ＃）に基いて
送出されるデータの大きさを決定する。ＤＳ１６ＲＴＮ
＃信号およびＤＳ３２ＲＴＮ＃信号は、初期化回路２０
により与えられる１６ＭＡＳＬ信号および３２ＭＡＳＬ
信号の状態に基いて、それぞれＮＡＮＤゲート２１２お
よび２１４により発生される。ＤＳ１６ＲＴＮ＃信号お
よびＤＳ３２ＲＴＮ＃信号は否定されて、アダプタ２２
に拡張カード２０の大きさを示す１６ＭＡＳＴＥＲおよ
び３２ＭＡＳＴＥＲ信号を与える。１６ＭＡＳＬ信号
も、トライステート・ゲート２１６により否定されてシ
ステム制御回路１４にカードの大きさを表示する。

【００７８】ここで図９を参照すると、３２データ・ビ
ットの各々はデュアル・フロー・レジスタ２２０，２２
２でバッファされ、トライステート・ドライバ２２４，
２２６でゲートされる。バッファ動作の一つの方向は読
出し動作のために与えられ、他の方向は書込み動作のた
めに与えられる。レジスタ２２０は拡張カード２０ｂか
らのデータをバッファし、Micro Channel ＣＭＤ＃信
号がアクティブのときこのデータが通過することを許容
する。このデータは、Micro Channel ＣＭＤ＃信号が
ハイのときラッチされる。バス１６から受信されたデー
タに対して、これは、ＯＲゲート２２８により発生され
たＥＩＳＡＨＯＬＤ信号がアクティブのときレジスタ
２２２にラッチされる。

【００７９】データ・ラッチは、実行される特定の動作
に依存して４つの異なる状態に対して発生する。３２ビ
ット・マスタ動作の場合、ＡＮＤゲート２３０は、ＥＩ
ＳＡＣＭＤ＃信号およびＥＸ３２＃信号が共にアクティ
ブで、３２ビット・データが現在有効であることを示す
まで、データがレジスタ２３４を流れることをもたら
す。１６ビット・マスタ動作の場合、ＡＮＤゲート２３
２は、ＣＭＤ＃信号とＥＸ１６＃信号が共にアクティブ
で、１６ビット・データが現在有効であることを示すま
で、データがレジスタ２２５を通過するようになる。Ｄ
ＭＡスレーブ・モードの動作の場合、ＡＮＤゲート２３
４により発生されたＳＬＡＶＥＤＡＴＡＥＮＡＢＬＥ
信号は、ＥＩＳＡＣＭＤ＃信号がＡＮＤゲート２３６
と２３８およびＯＲゲート２４０により検出されたアク
ティブＲＥＡＤ信号およびＤＳＬＡＶＥＯＷＮＳＢ
ＵＳ信号と関連したアクティブになるまで、データがレ
ジスタ２２４を流れるようにする。スレーブ・モード動
作の場合、ＳＬＡＶＥＤＡＴＡＥＮＡＢＬＥ信号
は、ＥＩＳＡＣＭＤ＃信号がＡＮＤゲート２４２およ
びＯＲゲート２４０により検出されたアクティブＳＬＡ
ＶＥＡＣＴＩＶＥ信号およびアクティブＷＲＩＴＥ信
号と関連してアクティブになるまで、データがレジスタ
２２４を流れるようにする。

【００８０】データ・バッファ２２４，２２６のトライ
ステートイネーブルおよびディスエーブルはＭＣＩＮ＃
信号およびＭＣＯＵＴ＃信号により制御される。適切な
トライステート制御の選択は、実行される動作の種類
（マスタ転送、スレーブ転送、またはＤＭＡスレーブ転
送）に基いて、また動作が読出しか書込みかに基いてな
される。ＭＣＩＮ＃信号のタイミングは、Micro Channe
l ＣＭＤ＃信号により制御される。ＭＣＯＵＴ＃信号
のタイミングは、ＢＣＬＫ信号およびＥＩＳＡＣＭＤ＃
信号により制御される。

【００８１】すなわちＭＣＩＮ＃信号は、３種類の転送
モード、マスタ・モード転送、ＤＭＡスレーブ・モード
転送、およびスレーブ・モード転送に対して発生され
る。マスタ・モード転送の場合は、ＡＮＤゲート２４４
により検出されたアクティブなＭＡＳＴＥＲＯＷＮＳ
ＢＵＳ信号およびＡＮＤゲート２４６により検出され
たアクティブなＲＥＡＤ信号と共に、Micro Channel
ＣＭＤ＃信号がアクティブのときは、ＯＲゲート２４８
はＭＣＩＮ＃信号を発生する。マスタＤＭＡスレーブ・
モード転送の場合は、ＡＮＤゲート２５０により検出さ
れたアクティブＤＳＬＡＶＥＯＷＮＳＢＵＳ信号お
よびＡＮＤゲート２５２により検出されたアクティブな
ＲＥＡＤ信号と共に、Micro Channel ＣＭＤ＃信号が
アクティブのとき、ＯＲゲート２４８はアクティブなＭ
ＣＩＮ＃信号を発生する。スレーブ・モード動作の場合
は、ＡＮＤゲート２５４により検出されたアクティブな
ＳＬＡＶＥＡＣＴＩＶＥ信号およびＡＮＤゲート２５
６により検出されたアクティブなＷＲＩＴＥ信号と共
に、Micro Channel ＣＭＤ＃信号がアクティブのと
き、ＯＲゲート２４８はアクティブなＭＣＩＮ＃信号を
発生する。

【００８２】ＭＣＯＵＴ＃信号はＢＣＬＫ信号の立下り
エッジによりクロックされたラッチ２６０により発生さ
れる。このＭＣＯＵＴ＃信号は、ＥＩＳＡＨＯＬＤ信
号がアクティブになることによりセットされ、ＡＮＤゲ
ート２６２を通して与えられるフィードバック・ループ
によりＢＣＬＫ信号の引き続く立下り時にアクティブに
保持される。ＭＣＯＵＴ＃信号は、これがＡＮＤゲート
２６４によりリセットされるまでアクティブを維持す
る。ＥＩＳＡにより決定されると、ＣＭＤ＃信号はＯＲ
ゲート２６６により検出される３つの場合のいずれかの
検出と共にインアクティブになる。マスタ転送の場合、
ＭＡＳＴＥＲＯＷＮＳＢＵＳ信号は、ＯＲゲート２
６６に入力信号を与えるＡＮＤゲート２６８により検出
されたＷＲＩＴＥ信号と共にアクティブである。マスタ
ＤＭＡスレーブ転送動作の場合、ＤＳＬＡＶＥＯＷＮ
ＳＢＵＳ信号はＡＮＤゲート２７０により検出された
ＷＲＩＴＥ信号と共にアクティブである。スレーブ転送
動作の場合、ＳＬＡＶＥＡＣＴＩＶＥ信号はＡＮＤゲー
ト２７２により検出されたＲＥＡＤ信号と共にアクティ
ブである。

【００８３】ＲＥＡＤ／ＷＲＩＴＥフロー・レジスタ１
１０は、ＳＴＡＲＴ＃信号の立下り時にＷ−Ｒ信号をラ
ッチして、ＲＥＡＤ信号およびＷＲＩＴＥ信号を与え
る。ＲＥＡＤ信号およびＷＲＩＴＥ信号は、さらに初期
化回路３０に与えられるが、転送が読出し動作か書込み
動作かを示し、レジスタ１１０は全体の転送シーケンス
を通してこれらの信号を供給する。

【００８４】不整合データ転送に対しては（すなわち、
送信装置のデータ・サイズが受信装置のデータ・サイズ
と異なる（例えば、３２ビット対１６ビット）転送）特
別な検討を加える必要がある。ラッチ２８０は、ＳＴＡ
ＲＴ＃信号がインアクティブになり、ＥＸ３２＃信号が
ＳＴＡＲＴ＃信号に応答して受信装置によりアクティブ
にされていないときこの状態を検出し、受信装置が３２
ビット転送を受容できない旨を示す。この状態が生じる
と、マスタ２０ｂはバス１６の制御を放棄し、制御を不
整合を解消するシステム制御回路１４に戻すように作用
する。

【００８５】インタフェース変換論理回路２８は、ＳＴ
ＡＲＴ＃信号を駆動するトライステート・ドライバ２８
２をディスエーブルし、バイト・イネーブル信号を駆動
し、レジスタ８６内に配置されたトライステート・ドラ
イバをディスエーブルすることによりバス１６の制御を
放棄する。ＡＮＤゲート２８３はＳＴＡＲＴ＃信号に対
するトライステート・ゲート２８２をディスエーブルす
る。ラッチ２８４およびＡＮＤゲート８７はバイト・イ
ネーブル信号に対してこれを実現する（図６）。

【００８６】不整合が読出し動作に対してのときは、Ｃ
ＤＲＤＹＲＴＮ信号は不整合の間インアクティブ（ロ
ー）に保持されて並列データ情報が拡張カード２０ｂに
対する提示のため完全な３２ビット・ワードに組み込ま
れることを許容する。システム制御回路１４は、ＥＩＳ
ＡＣＭＤ＃およびＥＸ３２＃信号を共に同時にアクテ
ィブにすることにより得られることを示す。ＡＮＤゲー
ト２３０は、３２ＭＡＳＴＥＲ信号と共にＣＭＤ＃信号
およびＥＸ３２＃信号を検出し、ＮＡＮＤゲート２８６
（図８）に与えられる３２ビットのデータレディ信号
（３２ＤＲＤＹ）を発生する。ＮＡＮＤゲート２８６
は、ＲＥＡＤ信号およびＭＩＳＭＡＴＣＨ信号も受信す
るが、ＡＮＤゲート２８８に信号を送出する。ＡＮＤゲ
ート２８８は、ＥＸＲＤＹ信号を受信し、ロー信号をＯ
Ｒゲート２９０に転送する。ＯＲゲート２９０は出力信
号をラッチ２０４に与える。ラッチ２０４はＣＤＲＤ
ＹＲＴＮ信号を送出し、これにより転送シーケンスの終
了に導く。

【００８７】ＤＭＡスレーブ転送シーケンスは、バス・
マスタ転送シーケンスとは異なっている。これらの両者
のシーケンスはバス１６の使用に対する調停を行い、バ
ス・マスタは転送シーケンスを発生し制御するが、ＤＭ
Ａスレーブはそれを行うことはない。バス１６に対する
調停を行った後、ＤＭＡスレーブ２０ｃはメモリに対す
るまたはメモリからのバス転送におけるスレーブ関係者
になり、その際この転送は中央ＤＭＡコントローラ（こ
れは、例えば、システム制御回路１４内に配置される）
により制御され、このコントローラはマスタとして作用
し、データ転送を実行するのに必要な制御シーケンスを
発生する。

【００８８】さらに、ＥＩＳＡＤＭＡ転送はMicro Ch
annel ＤＭＡ転送とは異なるものである。ＥＩＳＡは
並列ＤＭＡ転送（すなわち、送信装置情報と受信装置情
報を共に含む１シーケンス中のデータの完全な転送）を
実行し、一方Micro Channelは直列ＤＭＡ転送（すなわ
ち、個々のシーケンスが送信装置と受信装置の両者に供
される２つのシーケンス中のデータの完全な転送）を実
行する。インタフェース変換論理回路２８は、拡張カー
ド２０ｃをだまして、単一のＥＩＳＡＤＭＡ転送シー
ケンスが拡張カード２０ｃを実行するMicro Channel
ＤＭＡ転送シーケンスであると考えさせる。ＤＭＡ転送
シーケンスに対してシステム制御回路１４によりバス１
６上に配置された情報は、メモリ・アドレス並びにＭ−
ＩＯやＷ−Ｒなどの関連するメモリ制御回線であり、こ
の情報はシステム制御回路１４のメモリ部に転送され
る。この情報は、ＤＭＡスレーブ２０ｃがバスの制御に
対する調停を行い許容されてから、それがＤＭＡ転送シ
ーケンスに含まれ、従ってアドレス情報を要求しないこ
とをそれが知っていることから、ＤＭＡスレーブ２０ｃ
に転送されることはない。一方、拡張カード２０ｃはア
ドレス並びにＭ／ＩＯ＃およびＷ−Ｒ信号を受信するこ
とを期待する。オール・ゼロを含むアドレスが、ＤＭＡ
スレーブ・カード２０ｃに対して許容可能である。

【００８９】従って、アドレス翻訳回路３２は、調停回
路３５により発生されたＤＳＬＡＶＥＯＷＮＳＢＵ
Ｓ信号がアクティブのとき、オール・ゼロを含むアドレ
スを拡張カード２０ｃに提示する。さらに、Ｍ／ＩＯ＃
信号は、ＤＳＬＡＶＥＯＷＮＳＢＵＳ信号がアクテ
ィブのとき図７のＮＡＮＤゲート９５によりロー（Ｉ／
Ｏ転送を示す）にされる。ＸＯＲゲート９３にはＤＳＬ
ＡＶＥＯＷＮＳＢＵＳ信号と共にＷ−Ｒ信号が与え
られ、従ってＷ−Ｒ信号が有効に否定される。この否定
Ｗ−Ｒ信号はＮＡＮＤゲート９０およびＡＮＤゲート９
２に与えられ、これらはＳ０＃信号およびＳ１＃信号を
与える際に使用される。

【００９０】さらに、ゲート１０５によりＤＭＡ端子計
数信号（Ｔ−Ｃ）が否定され、Micro Channel ＤＭＡ
端子計数信号ＴＣ＃として拡張カード２０ｃに与えられ
る。これらの端子計数信号はＤＭＡ転送の終了を表示す
るものである。

【００９１】他の実施例も可能であり、以下に説明す
る。

【００９２】例えば、インタフェース変換論理回路２８
はシステム・ボード１２か拡張カード２０と一体的に設
けてもよい。この実施例においては、第１のアーキテク
チャをインタフェース変換論理回路２８に一体的に接続
するために第１の接続装置が使用され、また第２のアー
キテクチャとの接続を許容するために第２の接続装置が
使用され、あるいはその逆に使用される。

【００９３】さらに、例えば、バス・マスタ調停回路１
２０および調停制御回路１２４を用いて、単にバス・マ
スタ、メモリ・スレーブ、およびＩ／Ｏスレーブとのイ
ンタフェースを行うアダプタを提供することができる。
また、ＤＭＡスレーブ調停回路１２２および調停制御回
路１２４を用いて、ＤＭＡスレーブ、メモリ・スレー
ブ、およびＩ／Ｏスレーブを単にインタフェースするア
ダプタを提供することができる。

【００９４】さらに、例えば、レジスタ５５は、設置時
にセットされて、拡張カード２０がマスタかＤＭＡスレ
ーブかを示すスイッチで代替することもできる。

【図面の簡単な説明】

【図１】本発明によるコンピュータ・システムのブロッ
ク図である。

【図２】本発明によるコントローラ・アダプタのブロッ
ク図である。

【図３】図２のコントローラ・アダプタの、Micro Chan
nel拡張カードを初期化するために使用する初期化回路
を示す概略図である。

【図４】図３の初期化回路で、システム制御回路からの
情報に基いて４種の制御信号を発生する初期化回路を示
す概略図である。

【図５】図２のコントローラ・アダプタのアドレス翻訳
回路の概略図である。

【図６】ＥＩＳＡアドレス情報にMicro Channelアドレ
ス情報を変換するアドレス翻訳回路の概略図である。

【図７】図２のコントローラ・アダプタのデータ翻訳回
路の概略図である。

【図８】図２のコントローラ・アダプタのデータ翻訳回
路であって、調停によりバスの制御をカードが得たとき
のデータ翻訳回路を示す概略図である。

【図９】図２のコントローラ・アダプタのデータ翻訳回
路であって、３２データ・ビットがデュアル・フロー・
レジスタでバッファされ、トライステート・ドライバで
ゲートされるデータ翻訳回路を示す概略図である。

【図１０】図２のコントローラ・アダプタのタイミング
図である。

【図１１】図２のコントローラ・アダプタの調停回路の
概略図である。

【図１２】図２のコントローラ・アダプタの調停回路で
あって、カードがバスを制御可能になる前にカードが調
停を介してバスの制御を先ず得なければならない調停回
路の概略図である。

【符号の説明】

１０コンピュータ・システム１２システム・ボード１４システム制御回路１６バス１８拡張スロット２０ Micro Channelカード２０ａ，２０ｂ，２０ｃ拡張カード２２アダプタ２４ Micro Channelコネクタ２６ＥＩＳＡコネクタ２８インタフェース変換論理回路３０初期化回路３２アドレス翻訳回路３４データ翻訳回路３５バス調停回路４６アドレス・ラッチ・デコード回路８１データ・レジスタ１２０マスタ調停回路１２４調停制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ホワード・トーマス・オルノウイッチアメリカ合衆国ニューヨーク州エンドウェルトゥワイライトドライブ 2922 (56)参考文献特開昭62−194566（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１バス・アーキテクチャに適応する拡張
コネクタを有するコンピュータ・システムと、前記第１
バス・アーキテクチャとは異なる第２バス・アーキテク
チャに適応する拡張カードであって制御要素および前記
第２バス・アーキテクチャに適応するバスに対して前記
制御要素をバス・マスタとしてイネーブルする論理回路
を含む拡張カードとの間でデータを転送する装置であっ
て、前記コンピュータ・システムの前記拡張コネクタに接続
可能で、個別の第１および第２コネクタならびに前記第
１および第２コネクタ間に電気的に結合された変換回路
を有するアダプタ装置を含み、前記第１コネクタは、前記第１バス・アーキテクチャに
適応し、前記アダプタ装置と前記拡張コネクタの間で前
記第１バス・アーキテクチャ独自の第１フォーマットで
アドレス情報、データ情報および制御情報を表す情報信
号を転送するため、前記コンピュータ・システムの前記
拡張コネクタに接続され、前記第１フォーマットの前記情報信号の前記制御情報は
前記第１バス・アーキテクチャに適応するバスへのマス
タ・アクセスを制御する第１バス制御信号を含み、前記第２コネクタは、前記第２バス・アーキテクチャに
適応し、前記制御要素を含む前記拡張カードに接続さ
れ、前記拡張カードと前記変換回路の間で前記第２バス
・アーキテクチャ独自の第２フォーマットで前記情報信
号を転送し、前記第２フォーマットの前記情報信号の前記制御情報は
前記第２バス・アーキテクチャに適応する前記バスへの
マスタ・アクセスを制御する、前記第１バス制御信号と
は異なる第２バス制御信号を含み、前記第１バス・アーキテクチャは、前記第１バス・アー
キテクチャに適応する前記バスの制御を調停するため、
前記第１バス制御信号のサブセットを構成する前記第１
フォーマットのバス調停制御信号を使用する第１調停ス
キームを含み、前記第２バス・アーキテクチャは、前記第２バス・アー
キテクチャに適応する前記バスの制御を調停するため、
前記第２バス制御信号のサブセットを構成する前記第２
フォーマットのバス調停制御信号を使用する第２調停ス
キームを含み、前記変換回路は、前記拡張コネクタおよび前記第１コネクタを介して前記
第１フォーマットで受取られる情報信号を前記第２コネ
クタを介して前記拡張カードに転送される機能的に対応
した前記第２フォーマットでの信号に変換する手段と、前記拡張カードから前記第２フォーマットで受取られる
情報信号を前記拡張コネクタに転送される機能的に対応
した前記第１フォーマットでの信号に変換する手段と、前記バス調停制御信号を前記第１フォーマットと前記第
２フォーマットの間で変換する制御信号翻訳手段を含
む、ことを特徴とするデータ転送装置。
【請求項２】前記第１調停スキームは、前記第１バス・
アーキテクチャに適応する前記バスへのアクセスを要求
する前記第１フォーマットでのバス調停制御信号の前記
コンピュータの前記拡張コネクタへの提供を要求し、そ
れぞれの要求の承認を表す前記第１フォーマットでの承
認信号を前記コンピュータ・システムに戻し、前記第２調停スキームは、前記第２バス・アーキテクチ
ャ独自のバス調停プロセスの開始を要求する強制排除機
能を表す前記第２フォーマットでのバス調停制御信号の
提供を要求し、前記バス調停プロセスの開始許可を表す
前記第２フォーマットでのグラント信号を前記制御要素
に戻し、前記制御信号翻訳手段は、前記強制排除機能を表す前記
バス調停信号を前記バス・アクセス要求を表す前記第１
フォーマットでの信号に変換し、前記バス・アクセス要
求を表す信号に応答して受取った承認信号を前記第２フ
ォーマットでの前記承認信号に変換する、ことを特徴とする請求項１のデータ転送装置。
【請求項３】第１バス調停スキームおよび第１フォーマ
ットの第１アドレス情報を持つ第１バス・アーキテクチ
ャに適応する第１拡張コネクタを有するコンピュータ・
システムと、第２バス調停スキームおよび前記第１フォ
ーマットとは異なる第２フォーマットの第２アドレス情
報を持つ第２バス・アーキテクチャに適応する制御要素
を有する拡張カードの間でデータを転送する装置であっ
て、物理的に異なる第１および第２コネクタならびに前記第
１および第２コネクタの間で電気的に結合された変換回
路を有するアダプタ装置を含み、前記第１コネクタは、前記第１バス・アーキテクチャに
適応し、前記コンピュータ・システムの前記拡張コネク
タに接続され、前記第２コネクタは前記第２バス・アーキテクチャに適
応し、前記制御要素を含む前記拡張カードに接続され、前記変換回路は、前記第１バス・アーキテクチャに適応する信号を前記第
２バス・アーキテクチャでの対応する機能を有する信号
に変換する手段と、前記第２バス・アーキテクチャに適応する信号を前記第
１バス・アーキテクチャでの対応する機能を有する信号
に変換する手段と、前記第１および第２調停スキームの間で変換する手段を
有する調停回路と、前記第１および第２フォーマットの間で前記第１および
第２アドレス情報を変換する手段を有するアドレス翻訳
回路を含む、ことを特徴とするデータ転送装置。
【請求項４】適応するバスの制御を割当てるための第１
調停スキームを有する第１バス・アーキテクチャに適応
する拡張コネクタを有するコンピュータ・システムと、
前記第２バス・アーキテクチャに適応する前記バスの制
御を割当てるため前記第１調停スキームとは異なる第２
調停スキームを持つ、前記第１バス・アーキテクチャと
は異なる第２バス・アーキテクチャに適応する制御要素
を有する拡張カードとの間でデータ情報を転送し、前記
第１バス・アーキテクチャに適応する前記バス上で第１
フォーマットでデータ情報を転送し、前記第２バス・ア
ーキテクチャに適応する前記バス上で前記第１フォーマ
ットとは異なる第２フォーマットでデータ情報を転送す
るデータ転送装置であって、別個に構成された第１および第２コネクタならびに前記
第１および第２コネクタの間で電気的に結合された変換
回路を有するアダプタ装置を含み、前記制御要素は前記第２バス・アーキテクチャに対して
バス・マスタとして働くように直接に要求され、前記デ
ータ転送装置とともに使用された場合前記第１バス・ア
ーキテクチャに対してバス・マスタとして働くように間
接的に要求され、前記第１コネクタは前記第１バス・アーキテクチャに適
応し、前記コンピュータ・システムの前記拡張コネクタ
に接続されるように構成され、前記第２コネクタは前記第２バス・アーキテクチャに適
応し、前記第２バス・アーキテクチャに適応する前記制
御要素を含む前記拡張カードに接続されるよう構成さ
れ、前記変換回路は、前記第１バス・アーキテクチャに適応する信号を前記第
２バス・アーキテクチャに適応する信号に変換する手段
と、前記第２バス・アーキテクチャに適応する信号を前記第
１バス・アーキテクチャに適応する信号に変換する手段
と、前記第１調停スキームに適応する信号を前記第２調停ス
キームに適応する機能的に対応する信号に変換する手段
および前記第２調停スキームに適応する信号を前記第１
調停スキームに適応する機能的に対応する信号に変換す
る手段を持つ調停回路と、前記データ情報を表す信号を前記第１および第２フォー
マットの間で変換するデータ翻訳回路とを含む、ことを特徴とするデータ転送装置。
【請求項５】第１バス・アーキテクチャに適応する拡張
コネクタを有するコンピュータ・システムと前記第１バ
ス・アーキテクチャとは異なる第２バス・アーキテクチ
ャに適応する制御要素を含む拡張カードの間でデータを
転送する装置であって、第１および第２コネクタならびに前記第１および第２コ
ネクタ間で電気的に結合された変換回路を有するアダプ
タ装置を含み、前記制御要素は前記第２バス・アーキテクチャに対して
バス・マスタとして働くように直接に要求され、前記デ
ータ転送装置と共に用いられたとき前記第１バス・アー
キテクチャに対するバス・マスタとして働くように間接
的に要求され、前記第１バス・アーキテクチャは、第１調停スキームお
よび前記コンピュータ・システムを自動構成する際に使
用する第１フォーマットの第１初期化情報を有し、前記第２バス・アーキテクチャは、前記第１調停スキー
ムとは異なる第２調停スキームおよびアプリケーション
を自動構成するための前記第１フォーマットとは異なる
第２フォーマットの第２初期化情報を有し、前記第１コネクタは前記コンピュータ・システムの前記
拡張コネクタに対しておよび前記拡張コネクタを介して
前記第１アーキテクチャに適応するバスに対してインタ
ーフェースし、前記第２コネクタは、前記制御要素を含む前記拡張カー
ドに対しておよび前記拡張カードを介して前記第２バス
・アーキテクチャに適応するバスに対してインターフェ
ースし、前記変換回路は、前記第１コネクタを介して前記コンピュータ・システム
の前記拡張コネクタを通して受取られた前記第１バス・
アーキテクチャに適応する信号を、前記第２コネクタを
介して前記制御要素を含む前記拡張カードに送られるべ
き前記第２バス・アーキテクチャに対応する対応する機
能を持つ信号に変換する手段と、前記第２コネクタを介して前記拡張カードから受取られ
た前記第２バス・アーキテクチャに適応する信号を、前
記第１コネクタを介して前記コンピュータ・システムの
前記拡張コネクタを介して送られるべき前記第１バス・
アーキテクチャに適応する機能的に対応した信号に変換
する手段と、前記第１コネクタを介して前記拡張コネクタを通って受
取られた前記第１調停スキームに適応する調停信号を前
記第２コネクタを介して前記拡張カードへ送られるべき
前記第２調停スキームに適応する機能的に関連した調停
信号に変換する手段ならびに前記第２コネクタを介して
前記拡張カードから受取られた前記第２調停スキームに
適応する調停信号を前記第１コネクタを介して前記コン
ピュータ・システムの前記拡張コネクタに転送されるべ
き前記第１調停スキームに適応する機能的に関連する調
停信号に変換する手段を有する調停回路と、前記第１および第２初期化情報を表す信号を前記第１お
よび第２フォーマットの間で変換する初期化回路とを含
む、ことを特徴とするデータ転送装置。
【請求項６】第１フォーマットの第１アドレス情報およ
び第１データ情報を用いる第１バス・アーキテクチャに
適応する拡張コネクタを有するコンピュータ・システム
と前記第１フォーマットとは異なる第２フォーマットの
第２アドレス情報および第２データ情報を用いる第２バ
ス・アーキテクチャに適応する制御要素を含む拡張カー
ドの間でデータを転送する装置であって、異なる構造の第１および第２コネクタならびに前記第１
および第２コネクタの間で電気的に結合された変換回路
を有するアダプタ装置を含み、前記制御要素は、前記第２バス・アーキテクチャに適応
する第２調停信号プロセスを介して前記第２バス・アー
キテクチャに適応するバスを制御するため他のデバイス
と競合し、前記第１バス・アーキテクチャに対してバス
・マスタとして働くように直接に要求され、前記データ
転送装置と共に用いられたとき前記第２バス・アーキテ
クチャに対してバス・マスタとして働くように間接的に
要求され、前記第１コネクタは、前記コンピュータ・
システムの前記拡張コネクタに対しておよび前記拡張コ
ネクタを介して前記第１バス・アーキテクチャに適応す
るバスに対してインターフェースし、前記第２コネクタは、前記制御要素を含む前記拡張カー
ドに対しておよび前記拡張カードを介して前記第２バス
・アーキテクチャに適応するバスに対してインターフェ
ースし、前記変換回路は、前記第１バス・アーキテクチャに適応するバスを制御す
るための競合に関連する信号を含む前記第１バス・アー
キテクチャに適応する信号を前記第２調停信号プロセス
に関連する信号を含む前記第２バス・アーキテクチャに
適応する機能的に関連した信号に変換する手段と、前記第２調停信号プロセスに関連する信号を含む前記第
２バス・アーキテクチャに適応する信号を前記第１バス
・アーキテクチャに適応する機能的に関連した信号に変
換する手段と、前記第１コネクタを介して受取られた第１アドレス情報
を表す信号を前記第２コネクタを介して転送されるべき
前記第２アドレス情報を表す信号に変換する手段および
前記第２コネクタを介して受取られた前記第２アドレス
情報を表す信号を前記第１コネクタを介して転送される
べき前記第１アドレス情報を表す信号に変換する手段を
有するアドレス翻訳回路と、前記第１コネクタを介して受取られた前記第１データ情
報を表す信号を前記第２コネクタを介して送られるべき
対応する前記第２データ情報を表す信号に変換する手段
および前記第２コネクタを介して受取られた前記第２デ
ータ情報を表す信号を前記第１コネクタを介して送られ
るべき対応する前記第１データ情報を表す信号に変換す
る手段を有するデータ翻訳回路を含む、ことを特徴とするデータ変換装置。
【請求項７】第１バス・アーキテクチャに適応する拡張
コネクタを有するコンピュータ・システムと第２バス・
アーキテクチャに適応する制御要素を有する拡張カード
の間でデータを転送する装置であって、異なる構造の第１および第２コネクタならびに前記第１
および第２コネクタの間で電気的に結合された変換回路
を有するアダプタ装置を含み、前記第１バス・アーキテクチャは、第１アドレス情報お
よび前記第１バス・アーキテクチャに適応するコンピュ
ータ・システムの自動構成に使用する第１初期化情報を
表す第１フォーマットの信号の転送を課し、前記第２バス・アーキテクチャは、第２アドレス情報お
よび前記第２バス・アーキテクチャに適応するコンピュ
ータ・システムの自動構成に使用する第２初期化情報を
表す第２フォーマットの信号の転送を課し、前記制御要素は、前記第２バス・アーキテクチャに独自
に関連づけられた調停信号プロセスを介して前記第２バ
ス・アーキテクチャを有するバスの制御に対して争い、前記第１コネクタは、前記変換回路を前記コンピュータ
・システムの前記拡張コネクタにおよび前記拡張コネク
タを介して前記第１バス・アーキテクチャに適応するバ
スに接続し、前記第２コネクタは、前記制御要素を含む前記拡張カー
ドに接続され前記拡張カードを介して前記変換回路と前
記第２バス・アーキテクチャに適応するバスの間の接続
を提供し、前記変換回路は、前記制御要素を含む前記拡張カードと
前記コンピュータ・システムの前記拡張コネクタの間の
リンク・ブリッジを提供し、前記制御要素が前記第１バ
ス・アーキテクチャに適応するバスに対してバス・マス
タとして働くことを可能にし、前記変換回路は、前記第１コネクタを介して受取られた前記第１バス・ア
ーキテクチャに適応する信号を前記第２コネクタを介し
て前記制御要素に転送されるべき、前記第２バス・アー
キテクチャに適応する機能的に関連した信号に変換する
手段と、前記第２コネクタを介して受取られた前記第２バス・ア
ーキテクチャに適応する信号を前記第１コネクタを介し
て前記コンピュータ・システムに転送されるべき、前記
調停信号プロセスに関連する調停信号に機能的に対応す
る信号を含む前記第１バス・アーキテクチャに適応する
機能的に関連した信号に変換する手段と、第１アドレス情報を表す信号を前記第２アドレス情報を
表す信号に変換する手段および前記第２アドレス情報を
表す信号を前記第１アドレス情報を表す信号に変換する
手段を有するアドレス翻訳回路と、前記第１初期化情報を表す信号を前記第２初期化情報を
表す対応する信号に変換する手段および前記第２初期化
情報を表す信号を前記第１初期化情報を表す対応する信
号に変換する手段を有する初期化回路を含む、ことを特徴とするデータ変換装置。
【請求項８】第１バス・アーキテクチャに適応する拡
張コネクタを有するコンピュータ・システムと第２バス
・アーキテクチャに適応する制御要素を含む拡張カード
の間でデータを転送する装置であって、異なる構造の第１および第２コネクタならびに前記第１
および第２コネクタの間で電気的に結合された変換回路
を有するアダプタ装置を含み、前記制御要素は前記第２バス・アーキテクチャに独自に
関連づけられた調停信号プロセスを介して前記第２バス
・アーキテクチャに適応するバスへのアクセス権を争
い、前記第２バス・アーキテクチャに対してバス・マス
タとして働くように要求され、前記データ転送装置と共
に用いられたとき前記第１バス・アーキテクチャに対し
てバス・マスタとして働くように要求され、前記第１バス・アーキテクチャは、第１データ情報およ
び前記第１バス・アーキテクチャに適応するコンピュー
タ・システムの自動構成に使用する第１初期化情報を表
す第１フォーマットの信号の転送を課し、前記第２バス・アーキテクチャは、第２データ情報およ
び前記第２バス・アーキテクチャに適応するコンピュー
タ・システムの自動構成に使用する第２初期化情報を表
す第２フォーマットの信号の転送を課し、前記第１コネクタは前記第１バス・アーキテクチャに適
応する前記コンピュータ・システムの前記拡張コネクタ
に対してインターフェースし、前記第２コネクタは前記第２バス・アーキテクチャに適
応する前記制御要素を含む前記拡張カードに接続され、前記変換回路は、前記拡張カードと前記コンピュータ・
システムの前記拡張コネクタの間のリンク・ブリッジを
提供し、前記制御要素が前記第１バス・アーキテクチャ
に対してバス・マスタとして働くことを可能にし、前記変換回路は、前記第１コネクタを介して受取られた前記第１バス・ア
ーキテクチャに適応する信号を前記第２バス・アーキテ
クチャに独自に関連づけられた前記調停信号プロセスに
関連する信号を含む、前記第２バス・アーキテクチャに
適応する機能的に対応する信号に変換する手段と、前記第２コネクタを介して受取られた前記第２バス・ア
ーキテクチャに適応する信号を前記独自に関連づけられ
た調停信号プロセスに関連する信号に機能的に対応する
信号を含む、前記第１バス・アーキテクチャに適応する
機能的に関連した信号に変換する手段と、前記第１データ情報を表す信号を前記第２データ情報を
表す対応する信号に変換すする手段および前記第２デー
タ情報を表す信号を前記第１データ情報を表す対応する
信号に変換する手段を有するデータ翻訳回路と、前記第１初期化情報を表す信号を前記第２初期化情報を
表す対応する信号に変換する手段および前記第２初期化
情報を表す信号を前記第１初期化情報を表す対応する信
号に変換する手段を有する初期化回路を含む、ことを特徴とするデータ変換装置。
【請求項９】第１バス・アーキテクチャに適応する拡張
コネクタを有するコンピュータ・システムと第２バス・
アーキテクチャに適応する制御要素を含む拡張カードの
間でデータを転送する装置であって、異なる構造の第１および第２コネクタならびに前記第１
および第２コネクタの間で電気的に結合された変換回路
を有するアダプタ装置を含み、前記制御要素は、前記第２バス・アーキテクチャに対し
てバス・マスタとして働くように要求され、前記データ
転送装置と共に用いられたとき前記第１バス・アーキテ
クチャに対してバス・マスタとして働くように要求さ
れ、前記第１バス・アーキテクチャは、第１調停スキームを
有し、アドレス情報、データ情報および初期化情報を前
記第１バス・アーキテクチャ特有の第１フォーマットで
処理することを含み、前記第２バス・アーキテクチャは、前記第１調停スキー
ムとは異なる第２調停スキームを有し、アドレス情報、
データ情報および初期化情報を前記第２バス・アーキテ
クチャ特有の第２フォーマットで処理することを含み、前記第１コネクタは前記コンピュータ・システムの前記
拡張コネクタに接続されて前記変換回路と前記第１バス
・アーキテクチャに適応するバスの間の接続を提供し、前記第２コネクタは前記制御要素を含む前記拡張カード
に接続されて前記変換回路と前記第２バス・アーキテク
チャに適応するバスの間の接続を提供し、前記変換回路は、前記拡張カードと前記コンピュータ・
システムの前記拡張コネクタの間のリンク・ブリッジを
提供し、前記制御要素が前記第１バス・アーキテクチャ
に適応するバスに対してバス・マスタとして働くことを
可能にし、前記変換回路は、前記第１コネクタを介して受取られた前記第１バス・ア
ーキテクチャに適応する信号を前記第２バス・アーキテ
クチャに適応する機能的に対応する信号に変換する手段
と、前記第２コネクタを介して受取られた前記第２バス・ア
ーキテクチャに適応する信号を前記第１バス・アーキテ
クチャおよび前記第１調停スキームに適応する前記コン
ピュータ・システムに転送されるべき機能的に関連した
信号に変換する手段を有する調停回路と、第１アドレス情報を表す信号を前記第２アドレス情報を
表す信号に変換する手段および前記第２アドレス情報を
表す信号を前記第１アドレス情報を表す信号に変換する
手段を有するアドレス翻訳回路と、前記第１データ情報を表す信号を前記第２データ情報を
表す対応する信号に変換すする手段および前記第２デー
タ情報を表す信号を前記第１データ情報を表す対応する
信号に変換する手段を有するデータ翻訳回路と、前記第１初期化情報を表す信号を前記第２初期化情報を
表す対応する信号に変換する手段および前記第２初期化
情報を表す信号を前記第１初期化情報を表す対応する信
号に変換する手段を有する初期化回路を含む、ことを特徴とするデータ変換装置。