JPH081912B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH081912B2 JPH081912B2 JP62314613A JP31461387A JPH081912B2 JP H081912 B2 JPH081912 B2 JP H081912B2 JP 62314613 A JP62314613 A JP 62314613A JP 31461387 A JP31461387 A JP 31461387A JP H081912 B2 JPH081912 B2 JP H081912B2
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- source ground
- semiconductor device
- via hole
- ground via
- transistor portion
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高性能化，高信頼性化をはかった半導体
装置に関するものである。The present invention relates to a semiconductor device having high performance and high reliability.
従来の半導体装置を第２図（ａ），（ｂ）を例にとり
説明する。第２図（ａ）は従来の半導体装置の上面図で
あり、第２図（ｂ）は、第２図（ａ）のＡ−Ａ線による
断面図である。第２図において、１は半導体基板、２は
前記半導体基板１上に形成されたトランジスタのソース
電極、３は同じくドレイン電極、４は同じくゲート電極
である。５は半導体チップキャリア、６はFETチャネル
層、７は前記ソース電極２部分に形成されたソースグラ
ンドバイアホール、８はプレーティッドヒートシンク
（PHS）で、ソースグランドバイアホール７部分にも形
成されており、このPHS8に連なる部分はソースグランド
部９となるものである。A conventional semiconductor device will be described with reference to FIGS. 2A and 2B as an example. 2A is a top view of a conventional semiconductor device, and FIG. 2B is a sectional view taken along the line AA of FIG. 2A. In FIG. 2, 1 is a semiconductor substrate, 2 is a source electrode of a transistor formed on the semiconductor substrate 1, 3 is a drain electrode, and 4 is a gate electrode. Reference numeral 5 is a semiconductor chip carrier, 6 is a FET channel layer, 7 is a source ground via hole formed in the source electrode 2 portion, 8 is a plated heat sink (PHS), which is also formed in the source ground via hole 7 portion. The part connected to the PHS8 is the source ground part 9.
次に、動作について説明する。 Next, the operation will be described.
FETチャネル層６で発生した熱は、矢印10-1，10-2に
示すように、半導体基板１からPHS8へ、PHS8から半導体
チップキャリア５へと伝導する。The heat generated in the FET channel layer 6 is conducted from the semiconductor substrate 1 to the PHS8 and from the PHS8 to the semiconductor chip carrier 5 as shown by arrows 10 -1 , 10 -2 .
このとき、熱の流れはみずから矢印10-1に示すよう
に、最も熱抵抗の小さい経路、すなわち最寄りのPHS8の
ソースグランド部９からPHS8を通り、半導体チップキャ
リア５へ向かう経路をたどる。At this time, the heat flow naturally follows the path with the smallest thermal resistance, that is, the path from the source ground portion 9 of the nearest PHS8 to the semiconductor chip carrier 5, as shown by arrow 10 -1 .
従来の半導体装置は、上記のように矢印10-1で示す熱
流を生じさせるので、放熱のため、ソースグランドバイ
アホール７内にソースグランド部９をソース電極２下
に、PHS8に連続して形成した構造をとっている。Since the conventional semiconductor device generates the heat flow indicated by the arrow 10 -1 as described above, the source ground portion 9 is formed in the source ground via hole 7 under the source electrode 2 and continuously with the PHS 8 for heat dissipation. It has a structure that
しかしながら、上記のような従来の半導体装置では、
半導体装置内部で発生する総発熱量に対して熱抵抗は充
分に低減されておらず、充分に外部に放熱されず、その
結果、異常動作，熱歪によるチップ割れ等が発生し、低
効率，低寿命の原因となり、信頼性上大きな問題点とな
っていた。However, in the conventional semiconductor device as described above,
The thermal resistance is not sufficiently reduced with respect to the total amount of heat generated inside the semiconductor device and is not sufficiently radiated to the outside, resulting in abnormal operation, chip cracking due to thermal strain, etc. This is a cause of a short service life, which is a serious problem in terms of reliability.
この発明は、上記のような問題点を解決するためにな
されたもので、熱放出効率が高く、高効率，高信頼性を
有する半導体装置を得ることを目的とする。The present invention has been made in order to solve the above problems, and an object thereof is to obtain a semiconductor device having high heat dissipation efficiency, high efficiency, and high reliability.
この発明に係る半導体装置は、トランジスタ部の全周
囲にソースグランドバイアホールを形成してトランジス
タ部を半導体基板からアイランド状に分離し、ソースグ
ランドバイアホール部中にプレーティッドヒートシンク
に連続してソースグランド部を形成したものである。In the semiconductor device according to the present invention, a source ground via hole is formed around the entire periphery of the transistor portion to separate the transistor portion from the semiconductor substrate in an island shape, and the source ground via hole is continuously connected to the plated heat sink to form a source ground via hole. Part is formed.
この発明においては、主な発熱体であるトランジスタ
部の周囲にソースグランドバイアホールを形成してトラ
ンジスタ部を半導体基板から切り離し、ソースグランド
バイアホール部中にプレーティッドヒートシンクに連続
してソースグランド部を形成したことから、熱抵抗が充
分に低減され、チップ内ストレスが緩和される。In the present invention, the source ground via hole is formed around the transistor portion which is the main heating element to separate the transistor portion from the semiconductor substrate, and the source ground portion is formed continuously in the plated heat sink in the source ground via hole portion. Since it is formed, the thermal resistance is sufficiently reduced and the stress in the chip is relieved.
以下、この発明の一実施例を第１図について説明す
る。An embodiment of the present invention will be described below with reference to FIG.
第１図において、第２図と同一符号は同じものを示
し、11は発熱体であるトランジスタ部の周囲に形成され
たソースグランドバイアホールで、このソースグランド
バイアホール11の形成によりトランジスタ部は半導体基
板１から分離される。また、ソースグランドバイアホー
ル11内にはPHS8に連続してソースグランド部12が形成さ
れる。In FIG. 1, the same reference numerals as those in FIG. 2 indicate the same things, and 11 is a source ground via hole formed around the transistor portion which is a heating element. Due to the formation of the source ground via hole 11, the transistor portion becomes a semiconductor. Separated from the substrate 1. A source ground portion 12 is formed in the source ground via hole 11 so as to be continuous with the PHS 8.
上記のようなこの発明の半導体装置は、第１図に示す
ように、ソースグランド部12がトランジスタ部の周囲四
方に形成されており、半導体基板１と完全に切り離され
ている構造となっている。このため、トランジスタ部で
発生した熱が逃げ易いばかりでなく、熱膨張により生じ
たチップ内部応力が緩和される効果があり、信頼性上大
きな問題点となるチップ割れを防止することができる。As shown in FIG. 1, the semiconductor device of the present invention as described above has a structure in which the source ground portion 12 is formed in four sides around the transistor portion and is completely separated from the semiconductor substrate 1. . For this reason, not only the heat generated in the transistor portion is easily released, but also the chip internal stress caused by the thermal expansion is relieved, and chip cracking which is a serious problem in reliability can be prevented.
以上説明したように、この発明は、トランジスタ部の
全周囲にソースグランドバイアホールを形成してトラン
ジスタ部を半導体基板からアイランド状に分離し、ソー
スグランドバイアホール部中にプレーティッドヒートシ
ンクに連続してソースグランド部を形成したので、熱放
出効率が極めて高い特長を有し、高効率の半導体装置が
得られるばかりでなく、熱応力ストレスを緩和し、チッ
プ割れの生じない高信頼性の半導体装置が得られる効果
がある。As described above, according to the present invention, the source ground via hole is formed all around the transistor portion to separate the transistor portion from the semiconductor substrate in an island shape, and the source ground via hole is continuously connected to the plated heat sink. Since the source ground portion is formed, not only a highly efficient semiconductor device having a very high heat dissipation efficiency can be obtained, but also a highly reliable semiconductor device that relieves thermal stress stress and does not cause chip cracking can be obtained. There is an effect to be obtained.
第１図はこの発明の一実施例を示す半導体装置の上面
図、第２図（ａ），（ｂ）は従来の半導体装置の上面図
およびＡ−Ａ線による断面図である。 図において、１は半導体基板、２はソース電極、３はド
レイン電極、４はゲート電極、８はPHS、11はソースグ
ランドバイアホール、12はソースグランド部である。 なお、各図中の同一符号は同一または相当部分を示す。FIG. 1 is a top view of a semiconductor device showing an embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are a top view of a conventional semiconductor device and a sectional view taken along the line AA. In the figure, 1 is a semiconductor substrate, 2 is a source electrode, 3 is a drain electrode, 4 is a gate electrode, 8 is PHS, 11 is a source ground via hole, and 12 is a source ground portion. The same reference numerals in each drawing indicate the same or corresponding parts.
Claims (1)
半導体装置において、トランジスタ部の全周囲にソース
グランドバイアホールを形成して前記トランジスタ部を
半導体基板からアイランド状に分離し、前記ソースグラ
ンドバイアホール部中に前記プレーティッドヒートシン
クに連続してソースグランド部を形成したことを特徴と
する半導体装置。1. In a semiconductor device having a plated heat sink structure, a source ground via hole is formed all around the transistor portion to separate the transistor portion from the semiconductor substrate in an island shape, and the source ground via hole portion is formed in the source ground via hole portion. A semiconductor device, wherein a source ground portion is formed continuously with the plated heat sink.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314613A JPH081912B2 (en) | 1987-12-10 | 1987-12-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314613A JPH081912B2 (en) | 1987-12-10 | 1987-12-10 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01154567A JPH01154567A (en) | 1989-06-16 |
| JPH081912B2 true JPH081912B2 (en) | 1996-01-10 |
Family
ID=18055408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314613A Expired - Lifetime JPH081912B2 (en) | 1987-12-10 | 1987-12-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081912B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283414A (en) * | 1994-04-05 | 1995-10-27 | Toshiba Corp | MOS semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851433B2 (en) * | 1978-03-28 | 1983-11-16 | 三菱電機株式会社 | Method of manufacturing lateral field effect transistor |
| JPS62229955A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Semiconductor device |
-
1987
- 1987-12-10 JP JP62314613A patent/JPH081912B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01154567A (en) | 1989-06-16 |
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