JPH081954B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH081954B2 JPH081954B2 JP62182673A JP18267387A JPH081954B2 JP H081954 B2 JPH081954 B2 JP H081954B2 JP 62182673 A JP62182673 A JP 62182673A JP 18267387 A JP18267387 A JP 18267387A JP H081954 B2 JPH081954 B2 JP H081954B2
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- Japan
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- undoped
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置、特にショートチャネル効果が
抑制され、α線耐性が向上するとともに、良好な特性を
有する高電子移動度トランジスタ（以下HEMTという）に
関するものである。
抑制され、α線耐性が向上するとともに、良好な特性を
有する高電子移動度トランジスタ（以下HEMTという）に
関するものである。
第３図は従来の耐熱性ゲートセルフアラインHEMTの側
断面図である。
断面図である。
この図において、21は半絶縁性GaAsからなる基板、22
はアンドープGaAs層、23はｐ型GaAs層、24はアンドープ
GaAs層、25はアンドープAlGaAs層、26はｎ型AlGaAs層、
27はｎ型GaAs層、28は耐熱性ゲート電極で、例えばWSi
で構成されている。29はイオン注入によって形成された
ソース・ドレインn+層、30,31はソース電極およびドレ
イン電極で、いずれもAuGe系合金で構成されている。32
は2DEG（Two Dimensional Electron Gas:2次元電子ガ
ス）層である。
はアンドープGaAs層、23はｐ型GaAs層、24はアンドープ
GaAs層、25はアンドープAlGaAs層、26はｎ型AlGaAs層、
27はｎ型GaAs層、28は耐熱性ゲート電極で、例えばWSi
で構成されている。29はイオン注入によって形成された
ソース・ドレインn+層、30,31はソース電極およびドレ
イン電極で、いずれもAuGe系合金で構成されている。32
は2DEG（Two Dimensional Electron Gas:2次元電子ガ
ス）層である。
次に従来の耐熱性ゲートセルフアラインHEMTの製造工
程について説明する。
程について説明する。
まず、半絶縁性GaAsからなる基板21上に、アンドープ
GaAs層22をエピタキシャル成長させた後、ｐ型GaAs層23
をエピタキシャル成長させる。このｐ型GaAs層23は、基
板21側のポテンシャルを上げて2DEGの閉じ込め効果を向
上させるためのものである。
GaAs層22をエピタキシャル成長させた後、ｐ型GaAs層23
をエピタキシャル成長させる。このｐ型GaAs層23は、基
板21側のポテンシャルを上げて2DEGの閉じ込め効果を向
上させるためのものである。
次に、アンドープGaAs層24,バッファ層であるアンド
ープAlGaAs層25およびｎ型AlGaAs層26を順次成長させ
る。
ープAlGaAs層25およびｎ型AlGaAs層26を順次成長させ
る。
この時、電子親和力の相違によってｎ型AlGaAs層26か
らアンドープGaAs層24に電子が供給され、アンドープGa
As層24中に2DEG層32が形成される。そして、この2DEG層
32は、アンドープGaAs層24中に形成されているため、こ
こを流れる電子は不純物散乱の影響を受けず、高い移動
度が得られる。
らアンドープGaAs層24に電子が供給され、アンドープGa
As層24中に2DEG層32が形成される。そして、この2DEG層
32は、アンドープGaAs層24中に形成されているため、こ
こを流れる電子は不純物散乱の影響を受けず、高い移動
度が得られる。
次に、キャップ層およびコンタクト層であるｎ型GaAs
層27をエピタキシャル成長させた後、耐熱性ゲート電極
28を形成する。
層27をエピタキシャル成長させた後、耐熱性ゲート電極
28を形成する。
そして、この耐熱性ゲート電極28をマスクとして自己
整合的にソース・ドレインn+層29をイオン注入法を用い
て形成し、ソース電極30およびドレイン電極31を形成す
れば、第３図に示した耐熱性ゲートセルフアラインHEMT
が得られる。
整合的にソース・ドレインn+層29をイオン注入法を用い
て形成し、ソース電極30およびドレイン電極31を形成す
れば、第３図に示した耐熱性ゲートセルフアラインHEMT
が得られる。
また、この耐熱性ゲートセルフアラインHEMTでは、耐
熱性ゲート電極28とソース電極30およびドレイン電極31
との間に抵抗値の低いソース・ドレインn+層29を自己整
合的に形成できるので、高い相互コンダクタンスを比較
的容易に得ることができる。
熱性ゲート電極28とソース電極30およびドレイン電極31
との間に抵抗値の低いソース・ドレインn+層29を自己整
合的に形成できるので、高い相互コンダクタンスを比較
的容易に得ることができる。
上記のような従来の耐熱性ゲートセルフアラインHEMT
では、ｐ型GaAs層23によって基板21側のポテンシャルを
上げて2DEGの閉じ込め効果を向上させているが、ソース
・ドレインn+層29間のリークおよびソース・ドレインn+
層29から2DEG層32への電子の供給などが原因となるショ
ートチャネル効果は避けられない。
では、ｐ型GaAs層23によって基板21側のポテンシャルを
上げて2DEGの閉じ込め効果を向上させているが、ソース
・ドレインn+層29間のリークおよびソース・ドレインn+
層29から2DEG層32への電子の供給などが原因となるショ
ートチャネル効果は避けられない。
このため、ゲート長を短くすると、スレッショルド電
圧Vthの負側へのシフトおよびドレインコンダクタンス
の悪化などが生じ、デバイス特性が劣化するという深刻
な問題点があった。
圧Vthの負側へのシフトおよびドレインコンダクタンス
の悪化などが生じ、デバイス特性が劣化するという深刻
な問題点があった。
また、ソース・ドレインn+層29の直下に空乏層が広が
るため、α線の入射によって生成された電荷が収集され
易く、メモリ等を構成した場合、ソフトエラーに弱いと
いう問題点もあった。
るため、α線の入射によって生成された電荷が収集され
易く、メモリ等を構成した場合、ソフトエラーに弱いと
いう問題点もあった。
この発明は、かかる問題点を解決するためになされた
もので、短いゲート長（例えば１μｍ以下）でも優れた
特性を得ることができ、同時にソフトエラーに対する耐
性を向上した半導体装置を得ることを目的とする。
もので、短いゲート長（例えば１μｍ以下）でも優れた
特性を得ることができ、同時にソフトエラーに対する耐
性を向上した半導体装置を得ることを目的とする。
〔問題点を解決するための手段〕 この発明に係る半導体装置は、アンドープの半導体層
中に形成されるソース層およびドレイン層の周囲にｐ型
の半導体層を形成したものである。
中に形成されるソース層およびドレイン層の周囲にｐ型
の半導体層を形成したものである。
この発明においては、アンドープの半導体層中にソー
ス層およびドレイン層を取り囲むｎ−ｐ接合が形成さ
れ、そのポテンシャルバリアによってソース層とドレイ
ン層間にリークが生じなくなるうえ、ソース層およびド
レイン層から2DEG層への電子の供給が妨げられる。
ス層およびドレイン層を取り囲むｎ−ｐ接合が形成さ
れ、そのポテンシャルバリアによってソース層とドレイ
ン層間にリークが生じなくなるうえ、ソース層およびド
レイン層から2DEG層への電子の供給が妨げられる。
また、ソース層およびドレイン層の下部における空乏
層の広がりがｐ型の半導体層の介在によって緩和され
る。
層の広がりがｐ型の半導体層の介在によって緩和され
る。
第１図はこの発明の半導体装置としてのHEMTの一実施
例の側断面図である。
例の側断面図である。
この図において、１は半絶縁性GaAsからなる基板、２
はアンドープGaAs層、３はアンドープAlGaAs層、４はｎ
型AlGaAs層、５はｎ型GaAs層、６は、例えばWSiで構成
されている耐熱性ゲート電極、７はｐ型の半導体層とし
てのｐ層、８はソース・ドレインn+層、9,10はソース電
極およびドレイン電極で、いずれもAuGe系合金で構成さ
れている。11は2DEG層である。
はアンドープGaAs層、３はアンドープAlGaAs層、４はｎ
型AlGaAs層、５はｎ型GaAs層、６は、例えばWSiで構成
されている耐熱性ゲート電極、７はｐ型の半導体層とし
てのｐ層、８はソース・ドレインn+層、9,10はソース電
極およびドレイン電極で、いずれもAuGe系合金で構成さ
れている。11は2DEG層である。
また、第２図（ａ）〜（ｃ）は、第１図に示したこの
発明の半導体装置の製造方法を説明するための側断面図
である。
発明の半導体装置の製造方法を説明するための側断面図
である。
これらの図において、第１図と同一符号は同一部分を
示し、12は絶縁膜である。
示し、12は絶縁膜である。
次にその製造工程について説明する。
まず、第２図（ａ）に示すように、半絶縁性GaAsから
なる基板１上にアンドープGaAs層２〜ｎ型GaAs層５を順
次エピタキシャル成長させる。
なる基板１上にアンドープGaAs層２〜ｎ型GaAs層５を順
次エピタキシャル成長させる。
次に、第２図（ｂ）に示すように、耐熱性ゲート電極
６を形成した後、この耐熱性ゲート電極６をマスクにし
てイオン注入を行ってアンドープGaAs層２およびアンド
ープAlGaAs層３内にｐ層７を自己整合的に形成する。
６を形成した後、この耐熱性ゲート電極６をマスクにし
てイオン注入を行ってアンドープGaAs層２およびアンド
ープAlGaAs層３内にｐ層７を自己整合的に形成する。
この時、ｎ型AlGaAs層４およびｎ型GaAs層５は、注入
したｐ型イオンの濃度が低いのでｎ型のままである。ま
た、ｐ型イオンは2DEG層11が形成されるアンドープGaAs
層２とアンドープAlGaAs層３の界面には注入されないた
め、イオン注入により界面の乱れは生じない。
したｐ型イオンの濃度が低いのでｎ型のままである。ま
た、ｐ型イオンは2DEG層11が形成されるアンドープGaAs
層２とアンドープAlGaAs層３の界面には注入されないた
め、イオン注入により界面の乱れは生じない。
次に、第２図（ｃ）に示すように、素子上の全面に適
当な厚みの絶縁膜12（例えばSiN2000Å）を形成したの
ち、絶縁膜12を通してｎ型イオンを注入し、ソース・ド
レインn+層８を形成する。
当な厚みの絶縁膜12（例えばSiN2000Å）を形成したの
ち、絶縁膜12を通してｎ型イオンを注入し、ソース・ド
レインn+層８を形成する。
この時、耐熱性ゲート電極６およびその側面に付いた
絶縁膜12がマスクとなるため、ソース・ドレインn+層８
は耐熱性ゲート電極６の側面に付いた絶縁膜12の厚み分
だけゲートから離される。
絶縁膜12がマスクとなるため、ソース・ドレインn+層８
は耐熱性ゲート電極６の側面に付いた絶縁膜12の厚み分
だけゲートから離される。
また、ｎ型イオンがｐ型イオンより高濃度に注入され
るので、ｎ型イオンが注入された領域はｐ型がｎ型に反
転する。
るので、ｎ型イオンが注入された領域はｐ型がｎ型に反
転する。
そして、絶縁膜12を除去した後、ソース電極９および
ドレイン電極10を形成すれば第１図に示した構造のHEMT
が得られる。
ドレイン電極10を形成すれば第１図に示した構造のHEMT
が得られる。
次にこの発明の動作について説明する。
第１図に示したHEMTにおいても、ｎ型AlGaAs層４から
アンドープGaAs層２に電子親和力の相違によって電子が
供給され、2DEG層11がアンドープGaAs層２中に形成され
る。この2DEG層11は、アンドープGaAs層２中に形成され
ているため、ここを流れる電子は不純物拡散の影響を受
けず、高い移動度が得られる。
アンドープGaAs層２に電子親和力の相違によって電子が
供給され、2DEG層11がアンドープGaAs層２中に形成され
る。この2DEG層11は、アンドープGaAs層２中に形成され
ているため、ここを流れる電子は不純物拡散の影響を受
けず、高い移動度が得られる。
そして、耐熱性ゲート電極６とソース電極９およびド
レイン電極10の間に、絶縁膜12を通して注入することに
よって抵抗値の低いソース・ドレインn+層８が耐熱性ゲ
ート電極６の十分近傍に自己整合的に形成されているの
で、高い相互コンダクタンスが比較的容易に得られる。
レイン電極10の間に、絶縁膜12を通して注入することに
よって抵抗値の低いソース・ドレインn+層８が耐熱性ゲ
ート電極６の十分近傍に自己整合的に形成されているの
で、高い相互コンダクタンスが比較的容易に得られる。
ここまでは従来のHEMTと同様である。
しかし、この発明では、ソース・ドレインn+層８をア
ンドープGaAs層２およびアンドープAlGaAs層３内でｐ層
７によって囲んでいるため、ソース・ドレインn+層８間
のリークやソース・ドレインn+層８からの2DEG層11への
電子供給がｐ層７によって形成されるポテンシャルバリ
アによって著しく低減される。
ンドープGaAs層２およびアンドープAlGaAs層３内でｐ層
７によって囲んでいるため、ソース・ドレインn+層８間
のリークやソース・ドレインn+層８からの2DEG層11への
電子供給がｐ層７によって形成されるポテンシャルバリ
アによって著しく低減される。
したがって、ゲート長を短くしても（１μｍ以下）シ
ョートチャネル効果が低減され、さらに、α線の入射に
よって生成された電子の増幅作用が抑制され、α線耐性
も向上し、優れた特性を得ることができる。
ョートチャネル効果が低減され、さらに、α線の入射に
よって生成された電子の増幅作用が抑制され、α線耐性
も向上し、優れた特性を得ることができる。
また、同時にソース・ドレインn+層８の下部の空乏層
の広がりがｐ層７の存在によって緩和されるため、α線
が入射した場合でも生成された電荷が収集されにくくな
り、メモリ等を構成した場合のソフトエラーの耐性も向
上する。
の広がりがｐ層７の存在によって緩和されるため、α線
が入射した場合でも生成された電荷が収集されにくくな
り、メモリ等を構成した場合のソフトエラーの耐性も向
上する。
なお、HEMTの場合、2DEG層11からソース・ドレインn+
層８に致る領域は電流が流れているときにはｎ型AlGaAs
層４から電子が供給されるためｎ型であるが、ゲート電
圧（負電圧）を加えてピンチオフさせる際には、電子が
供給されないのでｐ型となる。したがって、ピンチオフ
の際にはドレインからソースに向ってn+−ｐ−ｉ−ｐ−
n+となり、電流経路にｎ−ｐ接合が生じ、非常に優れた
ピンチオフ効果を示す。一方、MESFETではn+層の下にｐ
層が存在するが、ピンチオフ時にも電流経路はn+−ｉ−
n+であるため、HEMTに比例すると効果が小さい。このよ
うにこの発明のHEMTのショートチャネル効果はより抑制
可能である。
層８に致る領域は電流が流れているときにはｎ型AlGaAs
層４から電子が供給されるためｎ型であるが、ゲート電
圧（負電圧）を加えてピンチオフさせる際には、電子が
供給されないのでｐ型となる。したがって、ピンチオフ
の際にはドレインからソースに向ってn+−ｐ−ｉ−ｐ−
n+となり、電流経路にｎ−ｐ接合が生じ、非常に優れた
ピンチオフ効果を示す。一方、MESFETではn+層の下にｐ
層が存在するが、ピンチオフ時にも電流経路はn+−ｉ−
n+であるため、HEMTに比例すると効果が小さい。このよ
うにこの発明のHEMTのショートチャネル効果はより抑制
可能である。
なお、上記実施例ではGaAs系のHEMTについて説明した
が、InP系等のHEMTについても同様である。
が、InP系等のHEMTについても同様である。
また、HEMTに限らず、他の化合物半導体デバイス（例
えばMISFETなど）をセルフアライン化する際に応用して
もよい。
えばMISFETなど）をセルフアライン化する際に応用して
もよい。
この発明は以上説明したとおり、アンドープの半導体
層中に形成されるソース層およびドレイン層の周囲にｐ
型の半導体層を形成したので、ソース層とドレイン層間
にリークが生じなくなり、ソース層およびドレイン層か
ら2DEG層への電子の供給も妨げられるほか、ソース層お
よびドレイン層の下部における空乏層の広がりが緩和さ
れ、ゲート長を短くしてもショートチャネル効果を抑制
でき、優れた特性を得ることができるうえ、メモリ等を
構成した場合にソフトエラーに対する耐性を向上できる
という効果がある。
層中に形成されるソース層およびドレイン層の周囲にｐ
型の半導体層を形成したので、ソース層とドレイン層間
にリークが生じなくなり、ソース層およびドレイン層か
ら2DEG層への電子の供給も妨げられるほか、ソース層お
よびドレイン層の下部における空乏層の広がりが緩和さ
れ、ゲート長を短くしてもショートチャネル効果を抑制
でき、優れた特性を得ることができるうえ、メモリ等を
構成した場合にソフトエラーに対する耐性を向上できる
という効果がある。
第１図はこの発明の半導体装置としてのHEMTの一実施例
を示す側断面図、第２図は、第１図に示した構造を実現
するための製造方法を説明するための側断面図、第３図
は従来の半導体装置を示す側断面図である。 図において、１は基板、２はアンドープGaAs層、３はア
ンドープAlGaAs層、４はｎ型AlGaAs層、５はｎ型GaAs
層、６は耐熱性ゲート電極、７はｐ層、８はソース・ド
レインn+層、９はソース電極、10はドレイン電極、11は
2DEG層、12は絶縁膜である。 なお、各図中の同一符号は同一または相当部分を示す。
を示す側断面図、第２図は、第１図に示した構造を実現
するための製造方法を説明するための側断面図、第３図
は従来の半導体装置を示す側断面図である。 図において、１は基板、２はアンドープGaAs層、３はア
ンドープAlGaAs層、４はｎ型AlGaAs層、５はｎ型GaAs
層、６は耐熱性ゲート電極、７はｐ層、８はソース・ド
レインn+層、９はソース電極、10はドレイン電極、11は
2DEG層、12は絶縁膜である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】２次元電子ガス層が形成されるアンドープ
の半導体層を含む２次元電子ガス層を形成するための複
数の半導体層と、前記２次元電子ガス層の両側に形成さ
れたソース層およびドレイン層と、これらのソース層お
よびドレイン層上に形成されたソース電極およびドレイ
ン電極と、前記複数の半導体層上の前記２次元電子ガス
層上の領域に形成されたゲート電極とから構成される高
電子移動度トランジスタにおいて、前記アンドープの半
導体層中に形成される前記ソース層およびドレイン層の
周囲にｐ型の半導体層を形成し、かつ前記ｐ型層−前記
アンドープの半導体層−前記ｐ型層を活性層としたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62182673A JPH081954B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62182673A JPH081954B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6425484A JPS6425484A (en) | 1989-01-27 |
| JPH081954B2 true JPH081954B2 (ja) | 1996-01-10 |
Family
ID=16122434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62182673A Expired - Lifetime JPH081954B2 (ja) | 1987-07-21 | 1987-07-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081954B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197869A (ja) * | 1984-10-18 | 1986-05-16 | Nec Corp | 電界効果トランジスタ |
| JP2550013B2 (ja) * | 1984-10-24 | 1996-10-30 | 株式会社日立製作所 | 電界効果トランジスタ |
| JPS61110466A (ja) * | 1984-11-02 | 1986-05-28 | Toshiba Corp | 電界効果型半導体装置及びその製造方法 |
| JPH0824132B2 (ja) * | 1985-10-18 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタの製造方法 |
-
1987
- 1987-07-21 JP JP62182673A patent/JPH081954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6425484A (en) | 1989-01-27 |
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