JPH0827810B2 - 遅延シミュレータ - Google Patents
遅延シミュレータInfo
- Publication number
- JPH0827810B2 JPH0827810B2 JP1071205A JP7120589A JPH0827810B2 JP H0827810 B2 JPH0827810 B2 JP H0827810B2 JP 1071205 A JP1071205 A JP 1071205A JP 7120589 A JP7120589 A JP 7120589A JP H0827810 B2 JPH0827810 B2 JP H0827810B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- input
- gate
- primitive element
- primitive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の機能検証に関し、特にタイミン
グ検証に用いる遅延シミュレータに関する。
グ検証に用いる遅延シミュレータに関する。
従来この種の遅延シミュレータは、プリミティブ素子
への入力波形のなまりに関して、 なまりがないとみなす（ステップ関数的） 全素子に一律のなまりを与える 前段プリミティブ素子から見た負荷から求められる
CRの時定数で与える 等の方法が採用されていた。また、従来の遅延シミュレ
ータでは、プリミティブ素子に対して論理動作記述が必
要であった。そのため、論理動作記述が定義可能で、ピ
ンに遅延情報を定義できる素子はプリミティブ素子とみ
なせる。
への入力波形のなまりに関して、 なまりがないとみなす（ステップ関数的） 全素子に一律のなまりを与える 前段プリミティブ素子から見た負荷から求められる
CRの時定数で与える 等の方法が採用されていた。また、従来の遅延シミュレ
ータでは、プリミティブ素子に対して論理動作記述が必
要であった。そのため、論理動作記述が定義可能で、ピ
ンに遅延情報を定義できる素子はプリミティブ素子とみ
なせる。
ここで、プリミティブ素子とは、遅延解析を実施する
回路図情報の単位において最下層に位置する素子のこと
である。例えば、第５図において、E,F,G,Hがプリミテ
ィブ素子となる。また、遅延情報とは遅延値算出式のパ
ラメータを指す。例えば、２入力NANDゲートをプリミテ
ィブ素子とした場合、遅延値算出式がＴ＝aX＋bY＋ｃ
（Ｘは負荷容量,Yは入力波形のなまり）で与えられると
仮定すると、a,b,cが遅延値算出式のパラメータであ
る。シミュレータによっては、遅延値そのものを与える
場合もあるが、ａ＝ｂ＝０でｃが遅延値と考えれば、遅
延値算出式のパラメータとみなせる。遅延情報の集合を
遅延ライブラリと呼ぶ。
回路図情報の単位において最下層に位置する素子のこと
である。例えば、第５図において、E,F,G,Hがプリミテ
ィブ素子となる。また、遅延情報とは遅延値算出式のパ
ラメータを指す。例えば、２入力NANDゲートをプリミテ
ィブ素子とした場合、遅延値算出式がＴ＝aX＋bY＋ｃ
（Ｘは負荷容量,Yは入力波形のなまり）で与えられると
仮定すると、a,b,cが遅延値算出式のパラメータであ
る。シミュレータによっては、遅延値そのものを与える
場合もあるが、ａ＝ｂ＝０でｃが遅延値と考えれば、遅
延値算出式のパラメータとみなせる。遅延情報の集合を
遅延ライブラリと呼ぶ。
第６図は２入力NANDゲートの論理動作記述の例であ
る。
る。
従来の遅延シミュレータは、以下の問題点があった。
入力波形のなまりが大きくなると、プリミティブ素
子に対する遅延値の精度が著しく悪化する傾向にあり、
シミュレータ全体の精度にも影響がでる。
子に対する遅延値の精度が著しく悪化する傾向にあり、
シミュレータ全体の精度にも影響がでる。
入力値に対する出力値の関係を定義する論理動作記
述が必要で、作成工数がかかる他、複数な機能が有する
素子では、論理動作記述の作成自体が困難になる。
述が必要で、作成工数がかかる他、複数な機能が有する
素子では、論理動作記述の作成自体が困難になる。
論理動作記述に基づいて、遅延情報を測定する必要
があるが、少なくとも論理動作記述の項目数だけ遅延情
報を測定する必要があり、遅延ライブラリ作成に多大の
工数を要する。
があるが、少なくとも論理動作記述の項目数だけ遅延情
報を測定する必要があり、遅延ライブラリ作成に多大の
工数を要する。
本発明の遅延シミュレータは、テストパタン不要のい
わゆるスタティックな遅延解析を実行する。遅延解析手
法は、クリティカルパス解析法、セットアップホールド
のタイミング検証等の従来技術を利用する。
わゆるスタティックな遅延解析を実行する。遅延解析手
法は、クリティカルパス解析法、セットアップホールド
のタイミング検証等の従来技術を利用する。
本発明では、あるプリミティブ素子の遅延値を算出す
る場合、前段のプリミティブ素子が出力した波形のなま
りに関する情報を記憶しておくことで、入力波形のなま
りを考慮できる。
る場合、前段のプリミティブ素子が出力した波形のなま
りに関する情報を記憶しておくことで、入力波形のなま
りを考慮できる。
また、本発明ではプリミティブ素子に関して、 出力ピン数が１、または出力ピンと双方向ピンの合
計が２以上の場合でも、全ての出力ピン及び双方向ピン
が等価な遅延情報を有するとみなせる素子 入力の論理値に無関係に遅延情報が定義可能とみな
せる素子 と言った制限を設けることで、論理動作記述を不要とし
た。ただし、遅延シミュレーションの精度を向上するた
め、入力値に対して出力値が同相か反転かを定義する。
計が２以上の場合でも、全ての出力ピン及び双方向ピン
が等価な遅延情報を有するとみなせる素子 入力の論理値に無関係に遅延情報が定義可能とみな
せる素子 と言った制限を設けることで、論理動作記述を不要とし
た。ただし、遅延シミュレーションの精度を向上するた
め、入力値に対して出力値が同相か反転かを定義する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例である。プリミティブ素
子２の遅延値算出方式が Trise＝Ar・Ｘ＋Br・Ｙ＋Cr （立ち上がり遅延） Tfall＝Af・Ｘ＋Br・Ｙ＋Cf （立ち下がり遅延） で与えられるものとし、Ar,Br,Cr,Af,Bf,Cfは遅延情報
として与えられているものとする。Ar,Br,Cr,Af,Bf,Cf
はSPICE等の回路シミュレータを用いて負荷容量、入力
波形のなまりを変化させて測定した遅延値から算出可能
である。ここで、Ｘは負荷容量値で、Ｙは入力波形のな
まりである。Ｙは例えば一定電圧に達するのに要する時
間で表現する。
子２の遅延値算出方式が Trise＝Ar・Ｘ＋Br・Ｙ＋Cr （立ち上がり遅延） Tfall＝Af・Ｘ＋Br・Ｙ＋Cf （立ち下がり遅延） で与えられるものとし、Ar,Br,Cr,Af,Bf,Cfは遅延情報
として与えられているものとする。Ar,Br,Cr,Af,Bf,Cf
はSPICE等の回路シミュレータを用いて負荷容量、入力
波形のなまりを変化させて測定した遅延値から算出可能
である。ここで、Ｘは負荷容量値で、Ｙは入力波形のな
まりである。Ｙは例えば一定電圧に達するのに要する時
間で表現する。
プリミティブ素子１が出力する波形３を第２図に示
す。このとき、プリミティブ素子１側で出力電圧がVDD
の10％に達する時刻Tr10と、50％に達する時刻Tr50を記
憶しておく。プリミティブ素子２の遅延値を算出する場
合、入力波形のなまりＹは、 Ｙ＝（Tr50−Tr10）／（0.4×VDD） で与えられる。本実施例ではプリミティブ素子２の入力
波形が立ち上がりの場合を示したが、立ち下がりの場合
は、出力電圧がVDDの90％に達する時刻Tf90と、50％に
達する時刻Tf50をプリミティブ素子１側で記憶しておく
ことで、同様に入力波形のなまりを、 Ｙ＝（Tf90−Tf50）／（0.4×VDD） で得ることが可能である。
す。このとき、プリミティブ素子１側で出力電圧がVDD
の10％に達する時刻Tr10と、50％に達する時刻Tr50を記
憶しておく。プリミティブ素子２の遅延値を算出する場
合、入力波形のなまりＹは、 Ｙ＝（Tr50−Tr10）／（0.4×VDD） で与えられる。本実施例ではプリミティブ素子２の入力
波形が立ち上がりの場合を示したが、立ち下がりの場合
は、出力電圧がVDDの90％に達する時刻Tf90と、50％に
達する時刻Tf50をプリミティブ素子１側で記憶しておく
ことで、同様に入力波形のなまりを、 Ｙ＝（Tf90−Tf50）／（0.4×VDD） で得ることが可能である。
第３図は、本発明におけるプリミティブ素子集合の一
例である。プリミティブ素子は以下のものから構成され
る。
例である。プリミティブ素子は以下のものから構成され
る。
インバータ（素子６） NANDゲート（素子7,8,9） NORゲート（素子10,11,12） 複合ゲート（素子13,14） クロックドインバータ（素子15） 単方向トランスファゲート（素子16） 双方向トランスファゲート（素子17） 一般に、CMOS構成の論理回路では、全ての機能素子は
上記７つのプリミティブ素子の組み合わせで記述可能で
ある。
上記７つのプリミティブ素子の組み合わせで記述可能で
ある。
本例において、〜は出力ピン数が１であるが、
は双方向ピンを２つ有している。しかし、２つの双方向
ピンが等しい遅延情報を有すると考えれば、プリミティ
ブ素子として使用可能である。
は双方向ピンを２つ有している。しかし、２つの双方向
ピンが等しい遅延情報を有すると考えれば、プリミティ
ブ素子として使用可能である。
各プリミティブ素子には、トランジスタ寸法に応じて
あらかじめ測定した遅延値算出式のパラメータを与えて
おく他に、入力値に対して出力値が反転するのかの情報
を与えておく。本例では、〜は反転、，は同相
である。
あらかじめ測定した遅延値算出式のパラメータを与えて
おく他に、入力値に対して出力値が反転するのかの情報
を与えておく。本例では、〜は反転、，は同相
である。
第４図は、本発明におけるプリミティブ素子集合の他
の例を示している。本例では、FF等の機能もプリミティ
ブとして含まれているので特長である。以下にプリミテ
ィブ素子集合の要素を示す。
の例を示している。本例では、FF等の機能もプリミティ
ブとして含まれているので特長である。以下にプリミテ
ィブ素子集合の要素を示す。
インバータ（素子18） NANDゲート（素子19,20,21） NORゲート（素子22,23,24） 複合ゲート（素子25,26） クロックドインバータ（素子27） 単方向トランスファゲート（素子28） 双方向トランスファゲート（素子29） バッファ（素子30） ANDゲート（素子31） ORゲート（素子32） トライステートバッファ（素子33） フリップフロップ（素子34） マルチプルクサ（素子35） レジスタ（素子36） ROM/RAM（素子37） 上記プリミティブ素子において、フリップフロップ
はQ,が同一の遅延情報有するとみなす。，も同様
に全ての出力ピン及び双方向ピンが同じ遅延情報を持つ
とみなすことで論理動作記述が不要となる。
はQ,が同一の遅延情報有するとみなす。，も同様
に全ての出力ピン及び双方向ピンが同じ遅延情報を持つ
とみなすことで論理動作記述が不要となる。
以上説明したように本発明は、 プリミティブ素子の遅延値算出において、前段プリ
ミティブ素子が出力する波形のなまりを入力波形のなま
りとして利用可能なため、遅延シミュレーションにおけ
る遅延値の精度が向上する プリミティブ素子の論理動作記述を必要としないた
め、遅延ライブラリ作成工数が軽減される といった効果がある。
ミティブ素子が出力する波形のなまりを入力波形のなま
りとして利用可能なため、遅延シミュレーションにおけ
る遅延値の精度が向上する プリミティブ素子の論理動作記述を必要としないた
め、遅延ライブラリ作成工数が軽減される といった効果がある。
第１図は本発明の一実施例の説明図、第２図は入力波形
のなまりを算出する方法の説明図、第３図は本発明のプ
リミティブ素子集合の一例を示す図、第４図は本発明の
プリミティブ素子集合の他の例を示す図、第５図は回路
階層におけるプリミティブ素子の説明図、第６図は２入
力NANDゲートの論理動作記述例を示す図である。 １……前段プリミティブ素子、２……遅延値を算出しよ
うとしているプリミティブ素子、３……プリミティブ素
子１が出力する波形、４……プリミティブ素子２が出力
する波形、５……プリミティブ素子の負荷容量の合計を
示す仮想的な容量シンボル、６……インバータ、７……
２入力NANDゲート、８……３入力NANDゲート、９……４
入力NANDゲート、10……２入力NORゲート、11……３入
力NORゲート、12……４入力NORゲート、13……複合ゲー
ト、14……複合ゲート、15……クロックドインバータ、
16……単方向トランスファゲート、17……双方向トラン
スファゲート、18……インバータ、19……２入力NANDゲ
ート、20……３入力NANDゲート、21……４入力NANDゲー
ト、22……２入力NORゲート、23……３入力NORゲート、
24……４入力NORゲート、25……複合ゲート、26……複
合ゲート、27……クロックドインバータ、28……単方向
トランスファゲート、29……双方向トランスファゲー
ト、30……バッファ、31……２入力ANDゲート、32……
２入力ORゲート、33……トライステートバッファ、34…
…フリップフロップ、35……マルチプレクサ、36……レ
ジスタ、37……RAM、38……２入力NANDゲート、39……
２入力NANDゲートの論理動作記述。
のなまりを算出する方法の説明図、第３図は本発明のプ
リミティブ素子集合の一例を示す図、第４図は本発明の
プリミティブ素子集合の他の例を示す図、第５図は回路
階層におけるプリミティブ素子の説明図、第６図は２入
力NANDゲートの論理動作記述例を示す図である。 １……前段プリミティブ素子、２……遅延値を算出しよ
うとしているプリミティブ素子、３……プリミティブ素
子１が出力する波形、４……プリミティブ素子２が出力
する波形、５……プリミティブ素子の負荷容量の合計を
示す仮想的な容量シンボル、６……インバータ、７……
２入力NANDゲート、８……３入力NANDゲート、９……４
入力NANDゲート、10……２入力NORゲート、11……３入
力NORゲート、12……４入力NORゲート、13……複合ゲー
ト、14……複合ゲート、15……クロックドインバータ、
16……単方向トランスファゲート、17……双方向トラン
スファゲート、18……インバータ、19……２入力NANDゲ
ート、20……３入力NANDゲート、21……４入力NANDゲー
ト、22……２入力NORゲート、23……３入力NORゲート、
24……４入力NORゲート、25……複合ゲート、26……複
合ゲート、27……クロックドインバータ、28……単方向
トランスファゲート、29……双方向トランスファゲー
ト、30……バッファ、31……２入力ANDゲート、32……
２入力ORゲート、33……トライステートバッファ、34…
…フリップフロップ、35……マルチプレクサ、36……レ
ジスタ、37……RAM、38……２入力NANDゲート、39……
２入力NANDゲートの論理動作記述。
Claims (2)
- 【請求項１】プリミティブ素子の遅延値を算出する計算
式に、入力波形のなまりに依存する頃が存在する場合、
前段プリミティブ素子が出力する波形のなまりに関する
情報をあらかじめ記憶しておき、前記プリミティブ素子
の遅延値算出時に入力波形のなまりに関する情報として
利用する機能を有することを特徴とする遅延シミュレー
タ - 【請求項２】入力値に対して出力値が同相か反転かの定
義を前記プリミティブ素子に持たせることで、論理動作
記述を必要としないようにした請求項１記載の遅延シミ
ュレータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071205A JPH0827810B2 (ja) | 1989-03-22 | 1989-03-22 | 遅延シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071205A JPH0827810B2 (ja) | 1989-03-22 | 1989-03-22 | 遅延シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249070A JPH02249070A (ja) | 1990-10-04 |
| JPH0827810B2 true JPH0827810B2 (ja) | 1996-03-21 |
Family
ID=13453945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071205A Expired - Fee Related JPH0827810B2 (ja) | 1989-03-22 | 1989-03-22 | 遅延シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2877005B2 (ja) * | 1994-11-02 | 1999-03-31 | 日本電気株式会社 | 論理シミュレーション方法 |
-
1989
- 1989-03-22 JP JP1071205A patent/JPH0827810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02249070A (ja) | 1990-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6311317B1 (en) | Pre-synthesis test point insertion | |
| US6442739B1 (en) | System and method for timing abstraction of digital logic circuits | |
| US5940779A (en) | Architectural power estimation method and apparatus | |
| US10031986B1 (en) | System and method for creating a spice deck for path-based analysis of an electronic circuit design using a stage-based technique | |
| US6604227B1 (en) | Minimal level sensitive timing abstraction model capable of being used in general static timing analysis tools | |
| US7650581B2 (en) | Method for modeling and verifying timing exceptions | |
| JP2010020372A (ja) | 遅延ライブラリ、遅延ライブラリの作成方法、および遅延計算方法 | |
| US8346529B2 (en) | Delta retiming in logic simulation | |
| US7188327B2 (en) | Method and system for logic-level circuit modeling | |
| US6609233B1 (en) | Load sensitivity modeling in a minimal level sensitive timing abstraction model | |
| US6389578B1 (en) | Method and apparatus for determining the strengths and weaknesses of paths in an integrated circuit | |
| US6305003B1 (en) | System and method for propagating clock nodes in a netlist of circuit design | |
| US6516449B2 (en) | Methodology to create integrated circuit designs by replication maintaining isomorphic input output and fault behavior | |
| US6141631A (en) | Pulse rejection circuit model program and technique in VHDL | |
| US6311314B1 (en) | System and method for evaluating the loading of a clock driver | |
| US6405347B1 (en) | Method and apparatus for determining the maximum permitted and minimum required width of a feedback FET on a precharge node | |
| Mehler | Digital integrated circuit design using verilog and systemverilog | |
| US6301691B1 (en) | System and method for detecting NFETs that pull up to VDD and PFETs that pull down to ground | |
| JPH0827810B2 (ja) | 遅延シミュレータ | |
| US20130174107A1 (en) | Design tool for glitch removal | |
| US5740407A (en) | Method of generating power vectors for circuit power dissipation simulation having both combinational and sequential logic circuits | |
| US6542860B1 (en) | System and method for detecting nodes that are susceptible to floating | |
| US6434723B1 (en) | System and method for evaluating a very large scale integrated circuit for potential design errors | |
| Ferdowsi et al. | Drafting and Multi-Input Switching in Digital Dynamic Timing Simulation for Multi-Input Gates | |
| JP2674142B2 (ja) | 論理回路の動作検証方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |