JPH0831595B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JPH0831595B2 JPH0831595B2 JP63326815A JP32681588A JPH0831595B2 JP H0831595 B2 JPH0831595 B2 JP H0831595B2 JP 63326815 A JP63326815 A JP 63326815A JP 32681588 A JP32681588 A JP 32681588A JP H0831595 B2 JPH0831595 B2 JP H0831595B2
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷転送素子に関する。
（従来の技術） 従来の電荷転送素子は出力部に浮遊拡散層を有する構
造のものがある。
造のものがある。
第３図（ａ），（ｂ）は従来の電荷転送素子に説明す
るための半導体チップの平面図及びＹ−Ｙ′線断面図で
ある。
るための半導体チップの平面図及びＹ−Ｙ′線断面図で
ある。
第３図（ａ），（ｂ）に示すようにＰ型の半導体基板
１の上にP+型素子分離領域２を設けて素子形成領域を区
画し、前記素子形成領域に選択的に設けたＮ型チャネル
領域３及びチャネル領域の上部に配列して設けた転送ゲ
ート電極４を含んで構成した電荷転送レジスタ５が設け
られ、電荷転送レジスタ５に隣接して前記素子形成領域
にN+型の浮遊拡散領域13及びリセットトランジスタ10が
設けられ、浮遊拡散領域13は出力増幅器14に接続され
る。浮遊拡散領域13は、電荷転送レジスタ５から転送さ
れる信号電荷を蓄積する容量として機能する。浮遊拡散
領域13は、電荷転送レジスタ５の駆動周波数で周期的に
信号電荷の流入を受け、リセットトランジスタ10により
信号電荷の排出を受ける。信号電荷の流入・排出に伴う
浮遊拡散領域13の電位変動は出力増幅器14により増幅さ
れて出力される。
１の上にP+型素子分離領域２を設けて素子形成領域を区
画し、前記素子形成領域に選択的に設けたＮ型チャネル
領域３及びチャネル領域の上部に配列して設けた転送ゲ
ート電極４を含んで構成した電荷転送レジスタ５が設け
られ、電荷転送レジスタ５に隣接して前記素子形成領域
にN+型の浮遊拡散領域13及びリセットトランジスタ10が
設けられ、浮遊拡散領域13は出力増幅器14に接続され
る。浮遊拡散領域13は、電荷転送レジスタ５から転送さ
れる信号電荷を蓄積する容量として機能する。浮遊拡散
領域13は、電荷転送レジスタ５の駆動周波数で周期的に
信号電荷の流入を受け、リセットトランジスタ10により
信号電荷の排出を受ける。信号電荷の流入・排出に伴う
浮遊拡散領域13の電位変動は出力増幅器14により増幅さ
れて出力される。
（発明が解決しようとする課題） 上述した従来の電荷転送素子は、リセット雑音と呼ば
れる雑音が浮遊拡散領域で発生する。リセット雑音は、
浮遊拡散領域に蓄積された信号電荷をリセットトランジ
スタにより排出する際に、浮遊拡散領域を完全空乏化す
れば除去することができる。しかしながら、浮遊拡散領
域上には出力増幅器と接続するための配線とのコンタク
トを形成するために浮遊拡散領域の不純物濃度を高くす
る必要があり、従来の構造では浮遊拡散領域を完全空乏
化する事は困難である。さらに出力増幅器は、通常MOSF
ETで構成されるが、MOSFETはバイポーラトランジスタ等
と比較して大きな1/f雑音を発生する。
れる雑音が浮遊拡散領域で発生する。リセット雑音は、
浮遊拡散領域に蓄積された信号電荷をリセットトランジ
スタにより排出する際に、浮遊拡散領域を完全空乏化す
れば除去することができる。しかしながら、浮遊拡散領
域上には出力増幅器と接続するための配線とのコンタク
トを形成するために浮遊拡散領域の不純物濃度を高くす
る必要があり、従来の構造では浮遊拡散領域を完全空乏
化する事は困難である。さらに出力増幅器は、通常MOSF
ETで構成されるが、MOSFETはバイポーラトランジスタ等
と比較して大きな1/f雑音を発生する。
従来の出力構造をもつ電荷転送素子においては、リセ
ット雑音および1/f雑音が雑音の主成分であり、SN比を
著しく劣化させている。
ット雑音および1/f雑音が雑音の主成分であり、SN比を
著しく劣化させている。
本発明の目的は、上記問題点を解決し、リセット雑音
を除去し、1/f雑音を低減した出力構造をもつ電荷転送
素子を提供する事にある。
を除去し、1/f雑音を低減した出力構造をもつ電荷転送
素子を提供する事にある。
（課題を解決するための手段） 上記目的を達成するために、本発明の電荷転送素子
は、一導電型半導体基板の一主面に設けた逆導電型のチ
ャネル領域を含んで形成した電荷転送レジスタと、前記
電荷転送レジスタに隣接して設けた逆導電型のゲート領
域と、前記ゲート領域内に設けた一導電型のソース領域
と、前記一導電型半導体基板上に設けて前記ゲート領域
を完全に空乏化するためのリセットトランジスタと、前
記ゲート領域のうち前記ソース領域直下以外の環状の領
域に蓄積した信号電荷により変調を受けるホール電流を
ソース領域から深さ方向に半導体基板に向かって流す手
段とを設けたものである。
は、一導電型半導体基板の一主面に設けた逆導電型のチ
ャネル領域を含んで形成した電荷転送レジスタと、前記
電荷転送レジスタに隣接して設けた逆導電型のゲート領
域と、前記ゲート領域内に設けた一導電型のソース領域
と、前記一導電型半導体基板上に設けて前記ゲート領域
を完全に空乏化するためのリセットトランジスタと、前
記ゲート領域のうち前記ソース領域直下以外の環状の領
域に蓄積した信号電荷により変調を受けるホール電流を
ソース領域から深さ方向に半導体基板に向かって流す手
段とを設けたものである。
（作用） 本発明においては、出力ゲート領域が信号電荷を蓄積
する容量として機能する。出力ゲート領域は、配線との
コンタクトを必要としないため、不純物濃度を低くする
ことができ、リセットトランジスタにより出力ゲート領
域を完全空乏化し、リセット雑音の発生を除去すること
ができる。さらに、半導体基板、出力ソース領域、出力
負荷抵抗という経路に沿って電流を流しておけば、出力
ゲート領域に蓄積された信号電荷により上記電流が変調
されるため、電荷転送レジスタからの出力信号が電流増
幅される。この増幅機構は接合型電界効果トランジスタ
（以下JFETと記す）によるソースフォロア増幅器と類似
しており、MOSFETによるソースフォロア増幅器と比較し
て発生する1/f雑音は少ない。
する容量として機能する。出力ゲート領域は、配線との
コンタクトを必要としないため、不純物濃度を低くする
ことができ、リセットトランジスタにより出力ゲート領
域を完全空乏化し、リセット雑音の発生を除去すること
ができる。さらに、半導体基板、出力ソース領域、出力
負荷抵抗という経路に沿って電流を流しておけば、出力
ゲート領域に蓄積された信号電荷により上記電流が変調
されるため、電荷転送レジスタからの出力信号が電流増
幅される。この増幅機構は接合型電界効果トランジスタ
（以下JFETと記す）によるソースフォロア増幅器と類似
しており、MOSFETによるソースフォロア増幅器と比較し
て発生する1/f雑音は少ない。
（実施例） 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の一実施例を説明する
ための半導体チップの平面図及びＸ−Ｘ′線断面図であ
る。
ための半導体チップの平面図及びＸ−Ｘ′線断面図であ
る。
第１図（ａ），（ｂ）に示すように、Ｐ型半導体基板
１の一主面にP+型素子分離領域２を設けて素子形成領域
を区画し、前記素子形成領域に選択的に設けたＮ型のチ
ャネル領域３とチャネル領域３の上部に配列して設けた
転送ゲート４を含んで構成した電荷転送レジスタ５を形
成する。電荷転送レジスタ５に隣接する前記素子形成領
域にＮ型のゲート領域６を設け、ゲート領域６の内部に
島状にＰ型のソース領域７を設ける。ゲート領域６及び
ゲート領域６に隣接して設けたゲート電極８とN+型領域
９によりセットトランジスタ10を構成する。ゲート領域
６は、配線とのコンタクトがないため、不純物濃度を低
い値にすることができる。本実施例におけるＰ型の半導
体基板１の不純物濃度は1015ないし1016/cm3、Ｎ型のゲ
ート領域６の不純物濃度は1016ないし1017/cm3、深さは
0.2ないし0.8μｍ、Ｐ型のソース領域７の不純物濃度は
1017ないし1019/cm3、深さは0.1ないし0.5μｍである。
また、Ｎ型ゲート領域６内にＰ型ソース領域７を設けた
結果として、Ｎ型ゲート領域６中のＰ型ソース領域７直
下の領域は層厚が薄くなるとともに実効的な不純物濃度
が低下する。第１図（ｂ）においては、ソース領域７直
下の領域にゲート領域６の一部が存在するが、ソース領
域７が深くなり直接半導体基板１と接続されていてもよ
い。本実施例においては、ゲート領域６をリセットトラ
ンジスタ10によりリセットする際、リセットトランジス
タのN+型領域９およびゲート電極８に15V程度の電圧を
印加することにより、ゲート領域６を完全空乏化させる
ことが可能となり、リセット雑音の発生を防止すること
ができる。
１の一主面にP+型素子分離領域２を設けて素子形成領域
を区画し、前記素子形成領域に選択的に設けたＮ型のチ
ャネル領域３とチャネル領域３の上部に配列して設けた
転送ゲート４を含んで構成した電荷転送レジスタ５を形
成する。電荷転送レジスタ５に隣接する前記素子形成領
域にＮ型のゲート領域６を設け、ゲート領域６の内部に
島状にＰ型のソース領域７を設ける。ゲート領域６及び
ゲート領域６に隣接して設けたゲート電極８とN+型領域
９によりセットトランジスタ10を構成する。ゲート領域
６は、配線とのコンタクトがないため、不純物濃度を低
い値にすることができる。本実施例におけるＰ型の半導
体基板１の不純物濃度は1015ないし1016/cm3、Ｎ型のゲ
ート領域６の不純物濃度は1016ないし1017/cm3、深さは
0.2ないし0.8μｍ、Ｐ型のソース領域７の不純物濃度は
1017ないし1019/cm3、深さは0.1ないし0.5μｍである。
また、Ｎ型ゲート領域６内にＰ型ソース領域７を設けた
結果として、Ｎ型ゲート領域６中のＰ型ソース領域７直
下の領域は層厚が薄くなるとともに実効的な不純物濃度
が低下する。第１図（ｂ）においては、ソース領域７直
下の領域にゲート領域６の一部が存在するが、ソース領
域７が深くなり直接半導体基板１と接続されていてもよ
い。本実施例においては、ゲート領域６をリセットトラ
ンジスタ10によりリセットする際、リセットトランジス
タのN+型領域９およびゲート電極８に15V程度の電圧を
印加することにより、ゲート領域６を完全空乏化させる
ことが可能となり、リセット雑音の発生を防止すること
ができる。
次に信号電荷の増幅機構について説明する。ソース領
域７に負荷抵抗11の一端を接続し、出力負荷抵抗の他の
一端を電源12に接続して正の定電位を印加する。このと
きのソース領域７、ゲート領域６、半導体基板１で構成
するJFETのホール電流の経路に沿ったエネルギーバンド
を示す図は第２図に示す状態となっており、前述したよ
うに、Ｎ型ゲート領域６は完全に空乏化しているととも
にＮ型ゲート領域６中のＰ型ソース領域７直下の領域は
層厚が薄く、かつ不純物濃度が低下しているために、Ｐ
型のソース領域７からＰ型の半導体基板１に容易にパン
チスルー効果によるホール電流が流れる。また、Ｎ型ゲ
ート領域６は、完全に空乏化している状態では、ソース
領域７及び半導体基板１の両方に対して強い逆バイアス
状態となっており、このときＮ型ゲート領域６内の電位
分布は、Ｐ型ソース領域７直下の領域よりもＰ型ソース
領域７直下以外の領域において深くなるような分布とな
っている。信号電荷が電荷転送レジスタ５からゲート領
域６に流入すると、この信号電荷は電位の深いＰ型ソー
ス領域７直下以外の領域に蓄積する。信号電荷の蓄積に
より、ゲート領域６の電位が変動され、これに伴い前記
ホール電流が変調され、負荷抵抗の効果によりソース領
域７の電位が変調される。この増幅機構は、JFETによる
ソースフォロア増幅器と類似している。ゲート領域６中
の電子はリセットトランジスタにより完全空乏化するこ
とができるため、リセット雑音は発生しない。また、MO
SFETによるソースフォロア増幅器の場合と異なり、前記
ホール電流の経路は半導体界面から離れているために、
1/f雑音の低減が実現できる。
域７に負荷抵抗11の一端を接続し、出力負荷抵抗の他の
一端を電源12に接続して正の定電位を印加する。このと
きのソース領域７、ゲート領域６、半導体基板１で構成
するJFETのホール電流の経路に沿ったエネルギーバンド
を示す図は第２図に示す状態となっており、前述したよ
うに、Ｎ型ゲート領域６は完全に空乏化しているととも
にＮ型ゲート領域６中のＰ型ソース領域７直下の領域は
層厚が薄く、かつ不純物濃度が低下しているために、Ｐ
型のソース領域７からＰ型の半導体基板１に容易にパン
チスルー効果によるホール電流が流れる。また、Ｎ型ゲ
ート領域６は、完全に空乏化している状態では、ソース
領域７及び半導体基板１の両方に対して強い逆バイアス
状態となっており、このときＮ型ゲート領域６内の電位
分布は、Ｐ型ソース領域７直下の領域よりもＰ型ソース
領域７直下以外の領域において深くなるような分布とな
っている。信号電荷が電荷転送レジスタ５からゲート領
域６に流入すると、この信号電荷は電位の深いＰ型ソー
ス領域７直下以外の領域に蓄積する。信号電荷の蓄積に
より、ゲート領域６の電位が変動され、これに伴い前記
ホール電流が変調され、負荷抵抗の効果によりソース領
域７の電位が変調される。この増幅機構は、JFETによる
ソースフォロア増幅器と類似している。ゲート領域６中
の電子はリセットトランジスタにより完全空乏化するこ
とができるため、リセット雑音は発生しない。また、MO
SFETによるソースフォロア増幅器の場合と異なり、前記
ホール電流の経路は半導体界面から離れているために、
1/f雑音の低減が実現できる。
（発明の効果） 以上説明したように本発明は、電荷転送レジスタに隣
接して設けたゲート領域と、ゲート領域内に島状に設け
たソース領域と、ゲート領域の電位をリセットするリセ
ットトランジスタとを有する構成により、電荷転送素子
のSN比を劣化させていたリセット雑音を排除し、さらに
出力増幅器で発生していた1/f雑音を低減することがで
きるという効果を有する。また、従来リセット雑音およ
び1/f雑音を低減するために用いられていた電荷転送素
子の出力信号を処理する外部回路が不要となる利点もあ
る。
接して設けたゲート領域と、ゲート領域内に島状に設け
たソース領域と、ゲート領域の電位をリセットするリセ
ットトランジスタとを有する構成により、電荷転送素子
のSN比を劣化させていたリセット雑音を排除し、さらに
出力増幅器で発生していた1/f雑音を低減することがで
きるという効果を有する。また、従来リセット雑音およ
び1/f雑音を低減するために用いられていた電荷転送素
子の出力信号を処理する外部回路が不要となる利点もあ
る。
さらに、信号電荷により変調を受けるホール電流をソ
ース領域から深さ方向に半導体基板に向かって流す手段
とを備えたので、ドレイン部分をチャネル内に設ける従
来の方法に比べて、ゲート領域を小さく形成すること、
すなわち、容量を低減することも可能となる。これによ
って、信号電荷検出の変換効率を向上することが可能と
なる。
ース領域から深さ方向に半導体基板に向かって流す手段
とを備えたので、ドレイン部分をチャネル内に設ける従
来の方法に比べて、ゲート領域を小さく形成すること、
すなわち、容量を低減することも可能となる。これによ
って、信号電荷検出の変換効率を向上することが可能と
なる。
第１図（ａ），（ｂ）は本発明の一実施例を説明するた
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図は本発明の一実施例のエネルギーバンドを示す図、第
３図（ａ），（ｂ）は従来の電荷転送素子を説明するた
めの半導体チップの平面図及びＹ−Ｙ′線断面図であ
る。 １……半導体基板、２……素子分離領域 ３……チャネル領域、４……転送ゲート電極 ５……電荷転送レジスタ、６……ゲート領域 ７……ソース領域、８……ゲート電極 ９……N+領域、10……リセットトランジスタ 11……負荷抵抗、12……電源 13……浮遊拡散層。
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図は本発明の一実施例のエネルギーバンドを示す図、第
３図（ａ），（ｂ）は従来の電荷転送素子を説明するた
めの半導体チップの平面図及びＹ−Ｙ′線断面図であ
る。 １……半導体基板、２……素子分離領域 ３……チャネル領域、４……転送ゲート電極 ５……電荷転送レジスタ、６……ゲート領域 ７……ソース領域、８……ゲート電極 ９……N+領域、10……リセットトランジスタ 11……負荷抵抗、12……電源 13……浮遊拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (1)
- 【請求項１】一導電型半導体基板の一主面に設けた逆導
電型のチャネル領域を含んで形成した電荷転送レジスタ
と、前記電荷転送レジスタに隣接して設けた逆導電型の
ゲート領域と、前記ゲート領域内に設けた一導電型のソ
ース領域と、前記一導電型半導体基板上に設けて前記ゲ
ート領域を完全に空乏化するためのリセットトランジス
タと、前記ゲート領域のうち前記ソース領域直下以外の
環状の領域に蓄積した信号電荷により変調を受けるホー
ル電流をソース領域から深さ方向に半導体基板に向かっ
て流す手段とを備えたことを特徴とする電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326815A JPH0831595B2 (ja) | 1988-01-08 | 1988-12-23 | 電荷転送素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-1898 | 1988-01-08 | ||
| JP189888 | 1988-01-08 | ||
| JP63326815A JPH0831595B2 (ja) | 1988-01-08 | 1988-12-23 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021140A JPH021140A (ja) | 1990-01-05 |
| JPH0831595B2 true JPH0831595B2 (ja) | 1996-03-27 |
Family
ID=26335188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326815A Expired - Fee Related JPH0831595B2 (ja) | 1988-01-08 | 1988-12-23 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831595B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2440079A1 (fr) * | 1978-10-23 | 1980-05-23 | Westinghouse Electric Corp | Element a transfert de charges perfectionne |
| JPS58106867A (ja) * | 1981-12-18 | 1983-06-25 | Sanyo Electric Co Ltd | 電荷転送素子 |
| JPS58185095A (ja) * | 1982-04-23 | 1983-10-28 | Nec Corp | 電荷結合素子の出力回路およびその駆動法 |
-
1988
- 1988-12-23 JP JP63326815A patent/JPH0831595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021140A (ja) | 1990-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |