JPH0831595B2 - Charge transfer element - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷転送素子に関する。The present invention relates to a charge transfer device.
（従来の技術） 従来の電荷転送素子は出力部に浮遊拡散層を有する構
造のものがある。(Prior Art) There is a conventional charge transfer element having a structure having a floating diffusion layer in an output portion.
第３図（ａ），（ｂ）は従来の電荷転送素子に説明す
るための半導体チップの平面図及びＹ−Ｙ′線断面図で
ある。3 (a) and 3 (b) are a plan view and a sectional view taken along the line YY 'of a semiconductor chip for explaining a conventional charge transfer device.
第３図（ａ），（ｂ）に示すようにＰ型の半導体基板
１の上にP+型素子分離領域２を設けて素子形成領域を区
画し、前記素子形成領域に選択的に設けたＮ型チャネル
領域３及びチャネル領域の上部に配列して設けた転送ゲ
ート電極４を含んで構成した電荷転送レジスタ５が設け
られ、電荷転送レジスタ５に隣接して前記素子形成領域
にN+型の浮遊拡散領域13及びリセットトランジスタ10が
設けられ、浮遊拡散領域13は出力増幅器14に接続され
る。浮遊拡散領域13は、電荷転送レジスタ５から転送さ
れる信号電荷を蓄積する容量として機能する。浮遊拡散
領域13は、電荷転送レジスタ５の駆動周波数で周期的に
信号電荷の流入を受け、リセットトランジスタ10により
信号電荷の排出を受ける。信号電荷の流入・排出に伴う
浮遊拡散領域13の電位変動は出力増幅器14により増幅さ
れて出力される。As shown in FIGS. 3A and 3B, a P + -type element isolation region 2 is provided on a P-type semiconductor substrate 1 to divide an element formation region, and the P + type element isolation region 2 is selectively provided in the element formation region. A charge transfer register 5 configured to include an N-type channel region 3 and transfer gate electrodes 4 arranged in an upper portion of the channel region is provided, and adjacent to the charge transfer register 5, an N + -type A floating diffusion region 13 and a reset transistor 10 are provided, and the floating diffusion region 13 is connected to the output amplifier 14. The floating diffusion region 13 functions as a capacitor that stores the signal charge transferred from the charge transfer register 5. The floating diffusion region 13 receives inflow of signal charges periodically at the driving frequency of the charge transfer register 5, and receives discharge of signal charges by the reset transistor 10. The potential fluctuation of the floating diffusion region 13 due to the inflow / outflow of the signal charge is amplified by the output amplifier 14 and output.
（発明が解決しようとする課題） 上述した従来の電荷転送素子は、リセット雑音と呼ば
れる雑音が浮遊拡散領域で発生する。リセット雑音は、
浮遊拡散領域に蓄積された信号電荷をリセットトランジ
スタにより排出する際に、浮遊拡散領域を完全空乏化す
れば除去することができる。しかしながら、浮遊拡散領
域上には出力増幅器と接続するための配線とのコンタク
トを形成するために浮遊拡散領域の不純物濃度を高くす
る必要があり、従来の構造では浮遊拡散領域を完全空乏
化する事は困難である。さらに出力増幅器は、通常MOSF
ETで構成されるが、MOSFETはバイポーラトランジスタ等
と比較して大きな1/f雑音を発生する。(Problems to be Solved by the Invention) In the above-described conventional charge transfer device, noise called reset noise occurs in the floating diffusion region. The reset noise is
When the reset transistor drains the signal charges accumulated in the floating diffusion region, the floating diffusion region can be completely depleted and removed. However, it is necessary to increase the impurity concentration of the floating diffusion region in order to form a contact with the wiring for connecting to the output amplifier on the floating diffusion region. In the conventional structure, the floating diffusion region must be completely depleted. It is difficult. Furthermore, the output amplifier is usually a MOSF
Although it is composed of ET, MOSFET generates a large 1 / f noise as compared with a bipolar transistor.
従来の出力構造をもつ電荷転送素子においては、リセ
ット雑音および1/f雑音が雑音の主成分であり、SN比を
著しく劣化させている。In the conventional charge transfer device with an output structure, reset noise and 1 / f noise are the main components of noise, and the S / N ratio is significantly deteriorated.
本発明の目的は、上記問題点を解決し、リセット雑音
を除去し、1/f雑音を低減した出力構造をもつ電荷転送
素子を提供する事にある。An object of the present invention is to solve the above problems, to provide a charge transfer device having an output structure in which reset noise is removed and 1 / f noise is reduced.
（課題を解決するための手段） 上記目的を達成するために、本発明の電荷転送素子
は、一導電型半導体基板の一主面に設けた逆導電型のチ
ャネル領域を含んで形成した電荷転送レジスタと、前記
電荷転送レジスタに隣接して設けた逆導電型のゲート領
域と、前記ゲート領域内に設けた一導電型のソース領域
と、前記一導電型半導体基板上に設けて前記ゲート領域
を完全に空乏化するためのリセットトランジスタと、前
記ゲート領域のうち前記ソース領域直下以外の環状の領
域に蓄積した信号電荷により変調を受けるホール電流を
ソース領域から深さ方向に半導体基板に向かって流す手
段とを設けたものである。(Means for Solving the Problems) In order to achieve the above object, a charge transfer element of the present invention is a charge transfer device including a channel region of opposite conductivity type provided on one main surface of a semiconductor substrate of one conductivity type. A register, a gate region of opposite conductivity type provided adjacent to the charge transfer register, a source region of one conductivity type provided in the gate region, and a gate region provided on the semiconductor substrate of one conductivity type. A reset transistor for complete depletion, and a hole current that is modulated by signal charges accumulated in an annular region of the gate region other than immediately below the source region, flow from the source region toward the semiconductor substrate in the depth direction. And means are provided.
（作用） 本発明においては、出力ゲート領域が信号電荷を蓄積
する容量として機能する。出力ゲート領域は、配線との
コンタクトを必要としないため、不純物濃度を低くする
ことができ、リセットトランジスタにより出力ゲート領
域を完全空乏化し、リセット雑音の発生を除去すること
ができる。さらに、半導体基板、出力ソース領域、出力
負荷抵抗という経路に沿って電流を流しておけば、出力
ゲート領域に蓄積された信号電荷により上記電流が変調
されるため、電荷転送レジスタからの出力信号が電流増
幅される。この増幅機構は接合型電界効果トランジスタ
（以下JFETと記す）によるソースフォロア増幅器と類似
しており、MOSFETによるソースフォロア増幅器と比較し
て発生する1/f雑音は少ない。(Operation) In the present invention, the output gate region functions as a capacitor for accumulating signal charges. Since the output gate region does not need to be in contact with the wiring, the impurity concentration can be reduced, and the reset transistor can completely deplete the output gate region, thereby eliminating generation of reset noise. Furthermore, if a current is made to flow along the route of the semiconductor substrate, the output source region, and the output load resistance, the current is modulated by the signal charge accumulated in the output gate region, so that the output signal from the charge transfer register is The current is amplified. This amplification mechanism is similar to a source follower amplifier using a junction field effect transistor (hereinafter referred to as JFET), and generates less 1 / f noise than a source follower amplifier using a MOSFET.
（実施例） 次に、本発明の実施例について図面を参照して説明す
る。(Example) Next, the Example of this invention is described with reference to drawings.
第１図（ａ），（ｂ）は本発明の一実施例を説明する
ための半導体チップの平面図及びＸ−Ｘ′線断面図であ
る。1 (a) and 1 (b) are a plan view and a sectional view taken along line XX 'of a semiconductor chip for explaining an embodiment of the present invention.
第１図（ａ），（ｂ）に示すように、Ｐ型半導体基板
１の一主面にP+型素子分離領域２を設けて素子形成領域
を区画し、前記素子形成領域に選択的に設けたＮ型のチ
ャネル領域３とチャネル領域３の上部に配列して設けた
転送ゲート４を含んで構成した電荷転送レジスタ５を形
成する。電荷転送レジスタ５に隣接する前記素子形成領
域にＮ型のゲート領域６を設け、ゲート領域６の内部に
島状にＰ型のソース領域７を設ける。ゲート領域６及び
ゲート領域６に隣接して設けたゲート電極８とN+型領域
９によりセットトランジスタ10を構成する。ゲート領域
６は、配線とのコンタクトがないため、不純物濃度を低
い値にすることができる。本実施例におけるＰ型の半導
体基板１の不純物濃度は1015ないし1016/cm3、Ｎ型のゲ
ート領域６の不純物濃度は1016ないし1017/cm3、深さは
0.2ないし0.8μｍ、Ｐ型のソース領域７の不純物濃度は
1017ないし1019/cm3、深さは0.1ないし0.5μｍである。
また、Ｎ型ゲート領域６内にＰ型ソース領域７を設けた
結果として、Ｎ型ゲート領域６中のＰ型ソース領域７直
下の領域は層厚が薄くなるとともに実効的な不純物濃度
が低下する。第１図（ｂ）においては、ソース領域７直
下の領域にゲート領域６の一部が存在するが、ソース領
域７が深くなり直接半導体基板１と接続されていてもよ
い。本実施例においては、ゲート領域６をリセットトラ
ンジスタ10によりリセットする際、リセットトランジス
タのN+型領域９およびゲート電極８に15V程度の電圧を
印加することにより、ゲート領域６を完全空乏化させる
ことが可能となり、リセット雑音の発生を防止すること
ができる。As shown in FIGS. 1A and 1B, a P + -type element isolation region 2 is provided on one main surface of a P-type semiconductor substrate 1 to partition an element formation region, and the element formation region is selectively formed. A charge transfer register 5 including the provided N-type channel region 3 and the transfer gate 4 arranged above the channel region 3 is formed. An N-type gate region 6 is provided in the element formation region adjacent to the charge transfer register 5, and an island-shaped P-type source region 7 is provided inside the gate region 6. The gate region 6 and the gate electrode 8 provided adjacent to the gate region 6 and the N + type region 9 constitute a set transistor 10. Since the gate region 6 has no contact with the wiring, the impurity concentration can be set to a low value. In this embodiment, the P type semiconductor substrate 1 has an impurity concentration of 10 15 to 10 16 / cm 3 , the N type gate region 6 has an impurity concentration of 10 16 to 10 17 / cm 3 , and a depth of 10.
0.2 to 0.8 μm, the impurity concentration of the P type source region 7 is
10 17 to 10 19 / cm 3 , and the depth is 0.1 to 0.5 μm.
In addition, as a result of providing the P-type source region 7 in the N-type gate region 6, the region immediately below the P-type source region 7 in the N-type gate region 6 has a thin layer thickness and a low effective impurity concentration. . In FIG. 1B, a part of the gate region 6 exists in the region immediately below the source region 7, but the source region 7 may be deep and directly connected to the semiconductor substrate 1. In this embodiment, when the gate region 6 is reset by the reset transistor 10, the gate region 6 is completely depleted by applying a voltage of about 15 V to the N + type region 9 and the gate electrode 8 of the reset transistor. It is possible to prevent the reset noise from occurring.
次に信号電荷の増幅機構について説明する。ソース領
域７に負荷抵抗11の一端を接続し、出力負荷抵抗の他の
一端を電源12に接続して正の定電位を印加する。このと
きのソース領域７、ゲート領域６、半導体基板１で構成
するJFETのホール電流の経路に沿ったエネルギーバンド
を示す図は第２図に示す状態となっており、前述したよ
うに、Ｎ型ゲート領域６は完全に空乏化しているととも
にＮ型ゲート領域６中のＰ型ソース領域７直下の領域は
層厚が薄く、かつ不純物濃度が低下しているために、Ｐ
型のソース領域７からＰ型の半導体基板１に容易にパン
チスルー効果によるホール電流が流れる。また、Ｎ型ゲ
ート領域６は、完全に空乏化している状態では、ソース
領域７及び半導体基板１の両方に対して強い逆バイアス
状態となっており、このときＮ型ゲート領域６内の電位
分布は、Ｐ型ソース領域７直下の領域よりもＰ型ソース
領域７直下以外の領域において深くなるような分布とな
っている。信号電荷が電荷転送レジスタ５からゲート領
域６に流入すると、この信号電荷は電位の深いＰ型ソー
ス領域７直下以外の領域に蓄積する。信号電荷の蓄積に
より、ゲート領域６の電位が変動され、これに伴い前記
ホール電流が変調され、負荷抵抗の効果によりソース領
域７の電位が変調される。この増幅機構は、JFETによる
ソースフォロア増幅器と類似している。ゲート領域６中
の電子はリセットトランジスタにより完全空乏化するこ
とができるため、リセット雑音は発生しない。また、MO
SFETによるソースフォロア増幅器の場合と異なり、前記
ホール電流の経路は半導体界面から離れているために、
1/f雑音の低減が実現できる。Next, the signal charge amplification mechanism will be described. One end of the load resistor 11 is connected to the source region 7 and the other end of the output load resistor is connected to the power source 12 to apply a positive constant potential. The diagram showing the energy band along the hole current path of the JFET composed of the source region 7, the gate region 6 and the semiconductor substrate 1 at this time is in the state shown in FIG. Since the gate region 6 is completely depleted, and the region immediately below the P-type source region 7 in the N-type gate region 6 has a thin layer thickness and the impurity concentration is lowered,
A hole current due to the punch-through effect easily flows from the source region 7 of the mold to the P-type semiconductor substrate 1. In addition, the N-type gate region 6 is in a strong reverse bias state with respect to both the source region 7 and the semiconductor substrate 1 in the completely depleted state, and at this time, the potential distribution in the N-type gate region 6 is increased. Has a distribution that is deeper in a region other than immediately below the P-type source region 7 than in a region immediately below the P-type source region 7. When the signal charges flow from the charge transfer register 5 into the gate region 6, the signal charges are accumulated in a region other than immediately below the P-type source region 7 having a deep potential. The potential of the gate region 6 fluctuates due to the accumulation of the signal charges, the hole current is modulated accordingly, and the potential of the source region 7 is modulated by the effect of the load resistance. This amplification mechanism is similar to the JFET source follower amplifier. Since the electrons in the gate region 6 can be completely depleted by the reset transistor, reset noise does not occur. Also, MO
Unlike the case of the source follower amplifier by SFET, since the path of the hole current is distant from the semiconductor interface,
1 / f noise can be reduced.
（発明の効果） 以上説明したように本発明は、電荷転送レジスタに隣
接して設けたゲート領域と、ゲート領域内に島状に設け
たソース領域と、ゲート領域の電位をリセットするリセ
ットトランジスタとを有する構成により、電荷転送素子
のSN比を劣化させていたリセット雑音を排除し、さらに
出力増幅器で発生していた1/f雑音を低減することがで
きるという効果を有する。また、従来リセット雑音およ
び1/f雑音を低減するために用いられていた電荷転送素
子の出力信号を処理する外部回路が不要となる利点もあ
る。(Effects of the Invention) As described above, according to the present invention, a gate region provided adjacent to a charge transfer register, a source region provided in an island shape in the gate region, and a reset transistor for resetting the potential of the gate region are provided. With the configuration having, it is possible to eliminate the reset noise that has deteriorated the SN ratio of the charge transfer device and further reduce the 1 / f noise that has been generated in the output amplifier. Further, there is also an advantage that an external circuit for processing the output signal of the charge transfer element, which has been conventionally used for reducing the reset noise and the 1 / f noise, is unnecessary.
さらに、信号電荷により変調を受けるホール電流をソ
ース領域から深さ方向に半導体基板に向かって流す手段
とを備えたので、ドレイン部分をチャネル内に設ける従
来の方法に比べて、ゲート領域を小さく形成すること、
すなわち、容量を低減することも可能となる。これによ
って、信号電荷検出の変換効率を向上することが可能と
なる。Further, since the hole current that is modulated by the signal charge is provided from the source region in the depth direction toward the semiconductor substrate, the gate region is formed smaller than the conventional method in which the drain portion is provided in the channel. What to do,
That is, it is possible to reduce the capacity. This makes it possible to improve the conversion efficiency of signal charge detection.
第１図（ａ），（ｂ）は本発明の一実施例を説明するた
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図は本発明の一実施例のエネルギーバンドを示す図、第
３図（ａ），（ｂ）は従来の電荷転送素子を説明するた
めの半導体チップの平面図及びＹ−Ｙ′線断面図であ
る。 １……半導体基板、２……素子分離領域 ３……チャネル領域、４……転送ゲート電極 ５……電荷転送レジスタ、６……ゲート領域 ７……ソース領域、８……ゲート電極 ９……N+領域、10……リセットトランジスタ 11……負荷抵抗、12……電源 13……浮遊拡散層。1 (a) and 1 (b) are a plan view and a sectional view taken along the line XX 'of a semiconductor chip for explaining an embodiment of the present invention.
The figure shows an energy band of one embodiment of the present invention, and FIGS. 3 (a) and 3 (b) are a plan view and a sectional view taken along the line YY 'of a semiconductor chip for explaining a conventional charge transfer device. is there. 1 ... Semiconductor substrate, 2 ... Element isolation region 3 ... Channel region, 4 ... Transfer gate electrode 5 ... Charge transfer register, 6 ... Gate region 7 ... Source region, 8 ... Gate electrode 9 ... N + region, 10 ... reset transistor 11 ... load resistance, 12 ... power supply 13 ... floating diffusion layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical indication H01L 27/06
Claims (1)
電型のチャネル領域を含んで形成した電荷転送レジスタ
と、前記電荷転送レジスタに隣接して設けた逆導電型の
ゲート領域と、前記ゲート領域内に設けた一導電型のソ
ース領域と、前記一導電型半導体基板上に設けて前記ゲ
ート領域を完全に空乏化するためのリセットトランジス
タと、前記ゲート領域のうち前記ソース領域直下以外の
環状の領域に蓄積した信号電荷により変調を受けるホー
ル電流をソース領域から深さ方向に半導体基板に向かっ
て流す手段とを備えたことを特徴とする電荷転送素子。1. A charge transfer register including a channel region of opposite conductivity type provided on one main surface of a semiconductor substrate of one conductivity type, and a gate region of opposite conductivity type provided adjacent to the charge transfer register. A source region of one conductivity type provided in the gate region, a reset transistor provided on the semiconductor substrate of one conductivity type for completely depleting the gate region, and a portion of the gate region immediately below the source region. And a means for causing a hole current, which is modulated by signal charges accumulated in an annular region other than the above, to flow from the source region toward the semiconductor substrate in the depth direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326815A JPH0831595B2 (en) | 1988-01-08 | 1988-12-23 | Charge transfer element |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP63-1898 | 1988-01-08 | ||
| JP189888 | 1988-01-08 | ||
| JP63326815A JPH0831595B2 (en) | 1988-01-08 | 1988-12-23 | Charge transfer element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021140A JPH021140A (en) | 1990-01-05 |
| JPH0831595B2 true JPH0831595B2 (en) | 1996-03-27 |
Family
ID=26335188
Family Applications (1)
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|---|---|---|---|
| JP63326815A Expired - Fee Related JPH0831595B2 (en) | 1988-01-08 | 1988-12-23 | Charge transfer element |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0831595B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2440079A1 (en) * | 1978-10-23 | 1980-05-23 | Westinghouse Electric Corp | IMPROVED LOAD TRANSFER ELEMENT |
| JPS58106867A (en) * | 1981-12-18 | 1983-06-25 | Sanyo Electric Co Ltd | Charge transfer element |
| JPS58185095A (en) * | 1982-04-23 | 1983-10-28 | Nec Corp | Output circuit of charge coupled device and its driving method |
-
1988
- 1988-12-23 JP JP63326815A patent/JPH0831595B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH021140A (en) | 1990-01-05 |
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Legal Events
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