JPH0831846B2 - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JPH0831846B2 JPH0831846B2 JP63114205A JP11420588A JPH0831846B2 JP H0831846 B2 JPH0831846 B2 JP H0831846B2 JP 63114205 A JP63114205 A JP 63114205A JP 11420588 A JP11420588 A JP 11420588A JP H0831846 B2 JPH0831846 B2 JP H0831846B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- read
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概 要〕 データの書込みクロックと読出しクロックの位相比較
結果により、所定自走発振周波数を有して所定速度のク
ロックを発生するフェーズロックドループの出力を制御
する位相比較回路に関し、 メモリ段数にも基準となるクロックのデューティファ
クタにも無関係でしかもクロック発生回路に対して誤制
御をかけることがない位相比較回路を実現することを目
的とし、 複数段のメモリ素子からなるメモリに書込まれている
入力データを読出すために前記メモリ段に対応して複数
相の読出しクロックを発生する読出しクロック発生手段
からの第１相の読出しクロックと、入力データと同一速
度を有するクロックに基づき、入力データを前記メモリ
の一段目へ書込むための第１相の書込みクロックとの位
相を比較する比較手段と、所定自走発振周波数を有する
フェーズロックドループからなるクロック発生手段から
出力する読出しクロック発生手段をアクセスするための
所定速度の読出し基準信号にて前記比較手段から出力す
る比較結果出力を打ち直す同期手段とを備え構成する。
結果により、所定自走発振周波数を有して所定速度のク
ロックを発生するフェーズロックドループの出力を制御
する位相比較回路に関し、 メモリ段数にも基準となるクロックのデューティファ
クタにも無関係でしかもクロック発生回路に対して誤制
御をかけることがない位相比較回路を実現することを目
的とし、 複数段のメモリ素子からなるメモリに書込まれている
入力データを読出すために前記メモリ段に対応して複数
相の読出しクロックを発生する読出しクロック発生手段
からの第１相の読出しクロックと、入力データと同一速
度を有するクロックに基づき、入力データを前記メモリ
の一段目へ書込むための第１相の書込みクロックとの位
相を比較する比較手段と、所定自走発振周波数を有する
フェーズロックドループからなるクロック発生手段から
出力する読出しクロック発生手段をアクセスするための
所定速度の読出し基準信号にて前記比較手段から出力す
る比較結果出力を打ち直す同期手段とを備え構成する。
本発明は、データの書込みクロックと読出しクロック
の位相比較結果により、所定自走発振周波数を有して所
定速度のクロックを発生するフェーズロックドループの
出力を制御する位相比較回路に関する。
の位相比較結果により、所定自走発振周波数を有して所
定速度のクロックを発生するフェーズロックドループの
出力を制御する位相比較回路に関する。
例えば、ディジタル伝送方式で正しく信号を再生する
ための同期処理の１つとしてスタッフパルスの挿入・除
去により同期を取るスタッフ同期方式が採用されてい
る。
ための同期処理の１つとしてスタッフパルスの挿入・除
去により同期を取るスタッフ同期方式が採用されてい
る。
このような場合におけるパルススタッフの送受信側で
は、バッファメモリ，読出しクロック，書込みクロック
と、位相比較回路，電圧制御発振回路（以下VCOと称す
る）等からなるフェーズロックドループ（以下PLLと称
する）を用いて、スタッフパルスを挿入・除去し、クロ
ック周波数の変換を行うことにより同期を取っている。
は、バッファメモリ，読出しクロック，書込みクロック
と、位相比較回路，電圧制御発振回路（以下VCOと称す
る）等からなるフェーズロックドループ（以下PLLと称
する）を用いて、スタッフパルスを挿入・除去し、クロ
ック周波数の変換を行うことにより同期を取っている。
この時のバッファメモリはFIFOのメモリ素子を複数段
使用し、シリアルデータを複数のパラレルデータに変換
して書込み、パラレルデータをシリアルデータに変換し
ながら読出すことによりクロック周波数の変換を行って
いる。
使用し、シリアルデータを複数のパラレルデータに変換
して書込み、パラレルデータをシリアルデータに変換し
ながら読出すことによりクロック周波数の変換を行って
いる。
かかる変換がバッファメモリの段数の変更やクロック
のデューティ比等に無関係に行われ、しかも変換時に発
生するジッタを少なくすることが必要である。
のデューティ比等に無関係に行われ、しかも変換時に発
生するジッタを少なくすることが必要である。
第４図は従来例を説明するブロック図、第５図は従来
例における処理状況を説明する図、第６図は他の従来例
を説明するブロック図、第７図は他の従来例における処
理状況を説明する図をそれぞれ示す。
例における処理状況を説明する図、第６図は他の従来例
を説明するブロック図、第７図は他の従来例における処
理状況を説明する図をそれぞれ示す。
第４図に示す従来例はメモリ１の段数を５ビットにし
た時の例であり、この時位相比較回路４で比較するクロ
ック位相として３相目の書込みクロックφ３（＝φn/
2）と、１相目の読出しクロックφ１とした場合であ
る。
た時の例であり、この時位相比較回路４で比較するクロ
ック位相として３相目の書込みクロックφ３（＝φn/
2）と、１相目の読出しクロックφ１とした場合であ
る。
書込みクロック発生回路２は書込みデータと同期し
て送られて来る書込み基準クロックからｎ相の書込み
クロックφ１〜φｎを発生する。
て送られて来る書込み基準クロックからｎ相の書込み
クロックφ１〜φｎを発生する。
この各相の書込みクロックφ１〜φｎはメモリ１のｎ
段（ビット）にそれぞれ対応したものとなる。又、読出
しクロック発生回路３から発生する各相の読出しクロッ
クφ１〜φｎも同様にメモリ１のｎ段（ビット）にそれ
ぞれ対応したものとなる。
段（ビット）にそれぞれ対応したものとなる。又、読出
しクロック発生回路３から発生する各相の読出しクロッ
クφ１〜φｎも同様にメモリ１のｎ段（ビット）にそれ
ぞれ対応したものとなる。
メモリ１はシリアルで入力する書込みデータを書込
みクロックφ１〜φｎにより各段（ビット）をパラレル
に変換して書込み保持し、読出しクロックφ１〜φｎに
て読出す場合にはシリアルに変換して読出す。
みクロックφ１〜φｎにより各段（ビット）をパラレル
に変換して書込み保持し、読出しクロックφ１〜φｎに
て読出す場合にはシリアルに変換して読出す。
クロック発生回路５は読出しクロック発生回路３及び
位相比較回路４とで形成したディジタルPLL（以下DPLL
と称する）をなし、位相比較回路４からの比較結果信号
を直流成分にして、その大小直流成分にて自走発振周波
数を変え、これを読出し基準クロックとして発生して
いる。
位相比較回路４とで形成したディジタルPLL（以下DPLL
と称する）をなし、位相比較回路４からの比較結果信号
を直流成分にして、その大小直流成分にて自走発振周波
数を変え、これを読出し基準クロックとして発生して
いる。
尚、DPLLの基本的構成としては、ディジタル変換した
入力信号をディジタル電圧制御発振器（以下VCOと称す
る）から出力する信号と位相比較し、その比較結果はデ
ィジタルフィルタを介してディジタルVCOの制御信号と
して印加され、一方ではアナログ変換して出力信号とし
て取り出すように構成されている。
入力信号をディジタル電圧制御発振器（以下VCOと称す
る）から出力する信号と位相比較し、その比較結果はデ
ィジタルフィルタを介してディジタルVCOの制御信号と
して印加され、一方ではアナログ変換して出力信号とし
て取り出すように構成されている。
第５図（Ａ）は書込みデータをパラレルに変換して
書込む状況を示す。即ち、５ビットのデータＡ〜Ｅをメ
モリ１へ書込む場合、書込みクロックφ１にてデータＡ
を書込み、書込みクロックφ５にてデータＥを書込む。
書込む状況を示す。即ち、５ビットのデータＡ〜Ｅをメ
モリ１へ書込む場合、書込みクロックφ１にてデータＡ
を書込み、書込みクロックφ５にてデータＥを書込む。
この時のメモリ１を読出す位相としては、書込みクロ
ックφ１〜φ５の中間の位相位置から読出しを開始した
方がクロックの位相ばらつきに対して一番安全である。
ックφ１〜φ５の中間の位相位置から読出しを開始した
方がクロックの位相ばらつきに対して一番安全である。
即ち、メモリ１に対する書込みデータのタイミングと
読出すタミングとは非同期でしかも速度も異なるため、
メモリ１へデータを書込み開始したと同時に読出しを開
始すると、旧データを読出す可能性があり、又メモリ１
へデータの書込みが完了してから読出しを開始すると処
理時間が長くなる等の問題が発生する。
読出すタミングとは非同期でしかも速度も異なるため、
メモリ１へデータを書込み開始したと同時に読出しを開
始すると、旧データを読出す可能性があり、又メモリ１
へデータの書込みが完了してから読出しを開始すると処
理時間が長くなる等の問題が発生する。
従って、上述の５ビットのデータＡ〜Ｅの場合は、書
込みクロックφ３にてデータＣが書込み終了した時点か
らデータＡの読出しを開始するように設定されている。
込みクロックφ３にてデータＣが書込み終了した時点か
らデータＡの読出しを開始するように設定されている。
従って、位相比較回路４は書込みクロックφ３と読出
しクロックφ１との位相比較を行い、位相が一致した場
合にはその比較結果出力は“0"レベルで出力せず、ずれ
量に応じて“H"又は“L"信号を出力する。
しクロックφ１との位相比較を行い、位相が一致した場
合にはその比較結果出力は“0"レベルで出力せず、ずれ
量に応じて“H"又は“L"信号を出力する。
クロック発生回路５はこの比較結果信号′により、
読出し基準クロックの周期を制御する。即ち、第５図
（Ｂ）に示すように比較結果信号′が“H"の時はクロ
ック発生回路５は周期を短くし、“L"の時は周期を長く
するように制御した読出し基準クロックを発生する。
読出し基準クロックの周期を制御する。即ち、第５図
（Ｂ）に示すように比較結果信号′が“H"の時はクロ
ック発生回路５は周期を短くし、“L"の時は周期を長く
するように制御した読出し基準クロックを発生する。
従って、第５図（Ｃ）に示すように、書込みクロック
φ３を中心に読出しクロックφ１の位相は時間的に前後
に動くことになる。
φ３を中心に読出しクロックφ１の位相は時間的に前後
に動くことになる。
上述の第４図に示す従来例におて、例えばメモリ１の
段数を５ビットから10ビットに変更し、位相比較回路４
での位相比較位置を５ビットの時と同じく書込みクロッ
クφ３と読出しクロックφ１とで行うと、第５図（Ｄ）
で示すように読出しクロックφ１の前後の余裕にばらつ
きが生じることになる。
段数を５ビットから10ビットに変更し、位相比較回路４
での位相比較位置を５ビットの時と同じく書込みクロッ
クφ３と読出しクロックφ１とで行うと、第５図（Ｄ）
で示すように読出しクロックφ１の前後の余裕にばらつ
きが生じることになる。
即ち、前余裕が２ビットで後余裕が８ビットとばらつ
き、このばらつきの幅によってはデータ読出しが旧デー
タを読出す可能性があるため、位相比較位置を６相目に
することにより前後の余裕を均一にする必要がある。
き、このばらつきの幅によってはデータ読出しが旧デー
タを読出す可能性があるため、位相比較位置を６相目に
することにより前後の余裕を均一にする必要がある。
一方、第６図に示す他の従来例では書込みクロックφ
１と読出しクロックφ１との位相を比較する２つのフリ
ップフロップ回路（以下F.F回路と称する）61,62を有
し、F.F回路61,62の出力を排他的論理和する排他的論理
和回路（以下Ｅ−OR回路と称する）63とを備えて構成さ
れている。
１と読出しクロックφ１との位相を比較する２つのフリ
ップフロップ回路（以下F.F回路と称する）61,62を有
し、F.F回路61,62の出力を排他的論理和する排他的論理
和回路（以下Ｅ−OR回路と称する）63とを備えて構成さ
れている。
又、この時のクロック発生回路７を構成するPLLは、
第７図に示すような位相比較結果信号″の“H"の時間
と“L"の時間の時間差を積分し、この差の和がある値に
達した時に読出し基準クロックの周期を変えるように
制御するものである。
第７図に示すような位相比較結果信号″の“H"の時間
と“L"の時間の時間差を積分し、この差の和がある値に
達した時に読出し基準クロックの周期を変えるように
制御するものである。
従って、第６図に示す従来例では、メモリ段数を変更
しても比較する位相位置を変更する必要がなく、しかも
基準となるクロックのデューティファクタにも無関係に
なる。
しても比較する位相位置を変更する必要がなく、しかも
基準となるクロックのデューティファクタにも無関係に
なる。
上述のように第４図に示す従来例では、メモリ段数を
変更する度に比較する位相位置を変更する必要があり、
しかも書込みクロックに対する読出しクロックの位置が
中心位置に設定するためには、比較する書込みクロック
のデューティファクタが50％である必要がある。
変更する度に比較する位相位置を変更する必要があり、
しかも書込みクロックに対する読出しクロックの位置が
中心位置に設定するためには、比較する書込みクロック
のデューティファクタが50％である必要がある。
一方、第６図に示す従来例ではメモリ段数を変更して
も比較する位相位置を変更する必要はなく、しかも基準
となるクロックのデューティファクタにも無関係になる
が、位相比較結果信号″の立ち上がりエッジが読出し
基準クロックに対して非同期であるため、クロック発
生回路７に対して誤制御をかける可能性があった。
も比較する位相位置を変更する必要はなく、しかも基準
となるクロックのデューティファクタにも無関係になる
が、位相比較結果信号″の立ち上がりエッジが読出し
基準クロックに対して非同期であるため、クロック発
生回路７に対して誤制御をかける可能性があった。
本発明は、メモリ段数にも基準となるクロックのデュ
ーティファクタにも無関係でしかもクロック発生回路に
対して誤制御をかけることがない位相比較回路を実現す
ることを目的とする。
ーティファクタにも無関係でしかもクロック発生回路に
対して誤制御をかけることがない位相比較回路を実現す
ることを目的とする。
第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の81は複数段
のメモリに書込まれている入力データを読出すためにメ
モリ段に対応して複数相の読出しクロックφ１〜φｎを
発生する読出しクロック発生手段30からの第１相の読出
しクロックφ１と、入力データと同一速度を有するクロ
ックに基づき、入力データをメモリの一段目へ書込むた
めの第１相の書込みクロックφ１との位相を比較する比
較手段であり、 82は所定自走発振周波数を有するフェーズロックドル
ープからなるクロック発生手段70から出力する読出しク
ロック発生手段30をアクセスするための所定速度の読出
し基準信号にて比較手段81から出力する比較結果出力
を打ち直す同期手段であり、 かかる手段を備えることにより本課題を解決するため
の手段とする。
のメモリに書込まれている入力データを読出すためにメ
モリ段に対応して複数相の読出しクロックφ１〜φｎを
発生する読出しクロック発生手段30からの第１相の読出
しクロックφ１と、入力データと同一速度を有するクロ
ックに基づき、入力データをメモリの一段目へ書込むた
めの第１相の書込みクロックφ１との位相を比較する比
較手段であり、 82は所定自走発振周波数を有するフェーズロックドル
ープからなるクロック発生手段70から出力する読出しク
ロック発生手段30をアクセスするための所定速度の読出
し基準信号にて比較手段81から出力する比較結果出力
を打ち直す同期手段であり、 かかる手段を備えることにより本課題を解決するため
の手段とする。
〔作 用〕 １段目のメモリに対してデータを書込むためのタイミ
ングである１相目の書込みクロックφ１と１段目のメモ
リからデータを読出すためのタイミングである１相目の
読出しクロックφ１とを比較手段81にて位相比較し、そ
の比較結果出力を同期手段82にてクロック発生手段70か
ら出力する読出しクロック発生手段30をアクセスするた
めの読出し基準クロックのタイミングで打ち直すことに
より、メモリ段数にも基準となるクロックのデューティ
ファクタにも無関係でしかもクロック発生手段70に対し
て誤制御をかけることがなく、書込みクロックに対する
読出しクロックの位相比較位置を常に一定位置で確保す
ることが可能となる。
ングである１相目の書込みクロックφ１と１段目のメモ
リからデータを読出すためのタイミングである１相目の
読出しクロックφ１とを比較手段81にて位相比較し、そ
の比較結果出力を同期手段82にてクロック発生手段70か
ら出力する読出しクロック発生手段30をアクセスするた
めの読出し基準クロックのタイミングで打ち直すことに
より、メモリ段数にも基準となるクロックのデューティ
ファクタにも無関係でしかもクロック発生手段70に対し
て誤制御をかけることがなく、書込みクロックに対する
読出しクロックの位相比較位置を常に一定位置で確保す
ることが可能となる。
以下本発明の要旨を第２図，第３図に示す実施例によ
り具体的に説明する。
り具体的に説明する。
第２図は本発明の実施例を説明するブロック図、第３
図は本発明の実施例における処理状況を説明する図をそ
れぞれ示す。尚、全図を通じて同一符号は同一対象物を
示す。
図は本発明の実施例における処理状況を説明する図をそ
れぞれ示す。尚、全図を通じて同一符号は同一対象物を
示す。
第２図に示す本発明の位相比較回路80aは以下に説明
する機能ブロックを備える位相比較手段80の実施例であ
り、第１図で説明した比較手段81として、第６図で説明
した２つのF.F回路61,62とＥ−OR回路63からなる比較部
81a、 同期手段82として、インバータ回路82bと２つのF.F回
路82c,82dからなる同期部82aから構成した例である。
する機能ブロックを備える位相比較手段80の実施例であ
り、第１図で説明した比較手段81として、第６図で説明
した２つのF.F回路61,62とＥ−OR回路63からなる比較部
81a、 同期手段82として、インバータ回路82bと２つのF.F回
路82c,82dからなる同期部82aから構成した例である。
又、本実施例のメモリ１は第４図で説明したのと同じ
内容する有するメモリ段数が５ビットの場合であり、そ
の時の書込みクロックφ１〜φ５と読出しクロックφ１
〜φ５の位相比較は、第１相目である書込みクロックφ
１と読出しクロックφ１で行うものとする。
内容する有するメモリ段数が５ビットの場合であり、そ
の時の書込みクロックφ１〜φ５と読出しクロックφ１
〜φ５の位相比較は、第１相目である書込みクロックφ
１と読出しクロックφ１で行うものとする。
この２つのクロックφ１を比較する比較部81aの出力
は、第３図（Ｃ）の上段の信号（位相比較″で示す）
となり、これを同期部82aで読出し基準クロック（信
号）で打ち直し同期処理した信号が、第３図（Ｃ）の
下段に示す信号（同期位相比較出力で示す）である。
は、第３図（Ｃ）の上段の信号（位相比較″で示す）
となり、これを同期部82aで読出し基準クロック（信
号）で打ち直し同期処理した信号が、第３図（Ｃ）の
下段に示す信号（同期位相比較出力で示す）である。
本実施例のクロック発生回路70aは第７図で説明した
のと同一の内容を有するもので、同期部82aの出力の
“H"の時間と“L"の時間差を積分し、この差の和がある
値に達した時に読出し基準クロック（信号）の周期を
変える制御を行うものである。
のと同一の内容を有するもので、同期部82aの出力の
“H"の時間と“L"の時間差を積分し、この差の和がある
値に達した時に読出し基準クロック（信号）の周期を
変える制御を行うものである。
尚、この時同期部82aの出力は読出し基準クロック
（信号）と同期しているため、クロック発生回路70a
に対して誤制御を掛けることが防止される。
（信号）と同期しているため、クロック発生回路70a
に対して誤制御を掛けることが防止される。
以上のような本発明によれば、メモリ段数にも基準と
なるクロックのデューティファクタにも無関係でしかも
読出しクロックを作成するための基準信号を発生するク
ロック発生回路に対しても誤制御をかけることがない位
相比較回路を実現することが出来る。
なるクロックのデューティファクタにも無関係でしかも
読出しクロックを作成するための基準信号を発生するク
ロック発生回路に対しても誤制御をかけることがない位
相比較回路を実現することが出来る。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は本発明の実施例における処理状況を説明する
図、 第４図は従来例を説明するブロック図、 第５図は従来例における処理状況を説明する図、 第６図は他の従来例を説明するブロック図、 第７図は他の従来例における処理状況を説明する図、 をそれぞれ示す。 図において、 １はメモリ、 ２は書込みクロック発生回路、 ３は読出しクロック発生回路、 4,6は位相比較回路、 5,7,70aはクロック発生回路、 30は読出しクロック発生手段、 61,62,82c,82dはF.F回路、 70はクロック発生手段、 80は位相比較手段、 80aは位相比較部、 81は比較手段、 81aは比較部、 をそれぞれ示す。
図、 第４図は従来例を説明するブロック図、 第５図は従来例における処理状況を説明する図、 第６図は他の従来例を説明するブロック図、 第７図は他の従来例における処理状況を説明する図、 をそれぞれ示す。 図において、 １はメモリ、 ２は書込みクロック発生回路、 ３は読出しクロック発生回路、 4,6は位相比較回路、 5,7,70aはクロック発生回路、 30は読出しクロック発生手段、 61,62,82c,82dはF.F回路、 70はクロック発生手段、 80は位相比較手段、 80aは位相比較部、 81は比較手段、 81aは比較部、 をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/033
Claims (1)
- 【請求項１】複数段のメモリ素子からなるメモリに書込
まれている入力データを読出すために前記メモリ段に対
応して複数相の読出しクロック（φ１〜φｎ）を発生す
る読出しクロック発生手段（30）からの第１相の読出し
クロック（φ１）と、前記入力データと同一速度を有す
るクロックに基づき、該入力データを前記メモリの一段
目へ書込むための第１相の書込みクロック（φ１）との
位相を比較する比較手段（81）と、 所定自走発振周波数を有するフェーズロックドループか
らなるクロック発生手段（70）から出力する前記読出し
クロック発生手段（30）をアクセスするための所定速度
の読出し基準信号（）にて前記比較手段（81）から出
力する比較結果出力を打ち直す同期手段（82）とを備え
ることを特徴とする位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114205A JPH0831846B2 (ja) | 1988-05-11 | 1988-05-11 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114205A JPH0831846B2 (ja) | 1988-05-11 | 1988-05-11 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284132A JPH01284132A (ja) | 1989-11-15 |
| JPH0831846B2 true JPH0831846B2 (ja) | 1996-03-27 |
Family
ID=14631842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114205A Expired - Lifetime JPH0831846B2 (ja) | 1988-05-11 | 1988-05-11 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831846B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
-
1988
- 1988-05-11 JP JP63114205A patent/JPH0831846B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01284132A (ja) | 1989-11-15 |
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