JPH0833550B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
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- JPH0833550B2 JPH0833550B2 JP61258276A JP25827686A JPH0833550B2 JP H0833550 B2 JPH0833550 B2 JP H0833550B2 JP 61258276 A JP61258276 A JP 61258276A JP 25827686 A JP25827686 A JP 25827686A JP H0833550 B2 JPH0833550 B2 JP H0833550B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタ（TFT）で、アクティブマ
トリクスを形成して液晶を駆動する液晶デスプレイに関
する。Description: TECHNICAL FIELD The present invention relates to a liquid crystal display in which an active matrix is formed by a thin film transistor (TFT) to drive a liquid crystal.
TFTで、アクテイブマトリクスを形成して駆動する液
晶デイスプレイの回路は、第２図のような回路図で示さ
れる。すなわち、信号線（ソース線）Ｓと走査線（ゲー
ト線）Ｇが縦横に交差しており、その各々の交点Ｃにト
ランジスタTFTが形成され、そのソース電極は信号線Ｓ
に、ゲート電極は走査線Ｇに接続している。回路図から
わかるように信号線Ｓと走査線Ｇは各々交差している
が、その交点で短絡してはならない。A circuit of a liquid crystal display for forming and driving an active matrix by TFT is shown in a circuit diagram of FIG. That is, the signal line (source line) S and the scanning line (gate line) G intersect in the vertical and horizontal directions, a transistor TFT is formed at each intersection C, and the source electrode of the transistor TFT is the signal line S.
In addition, the gate electrode is connected to the scanning line G. As can be seen from the circuit diagram, the signal line S and the scanning line G intersect each other, but no short circuit should occur at the intersection.
これを、実際の絶縁基板上に集積回路として構成する
場合には、信号線Ｓと走査線Ｇの交差クロス部分Ｃは、
各々の線を異なる層の導電性膜で形成し、その間に絶縁
膜が形成される。例えば、日経エレクトロニクス、1984
-9-10号p211〜240の「商品化された液晶ポケツト・カラ
ー・テレビ」の記事の内で、p218〜p219に論じられてい
るように、走査線は多結晶シリコン膜、信号線は透明電
極で、その間にCVD法で形成した絶縁膜が設けられてい
る。When this is configured as an integrated circuit on an actual insulating substrate, the crossing cross portion C between the signal line S and the scanning line G is
Each line is formed of a conductive film of a different layer, and an insulating film is formed between them. For example, Nikkei Electronics, 1984
-As discussed in p218-p219 in the article "Commercialized Liquid Crystal Pocket Color Television" on pages 9-11, p211-240, the scanning lines are polycrystalline silicon film and the signal lines are transparent. An insulating film formed by a CVD method is provided between the electrodes.
ところで、画面が大きくなり、画素の数も増え、しか
も高速で動作させることを考えると、信号線、走査線共
に、配線抵抗の低抵抗化が必要となる。そのためには、
各配線を金属で形成し、その各々をクロスさせる、いわ
ゆる２層メタル配線の技術を使用する。By the way, considering that the screen becomes large, the number of pixels also increases, and the operation is performed at high speed, it is necessary to reduce the wiring resistance of both the signal line and the scanning line. for that purpose,
A so-called two-layer metal wiring technique is used in which each wiring is formed of metal and each of them is crossed.
一般に半導体集積回路等で用いられている２層メタル
配線技術を用いて、薄膜トランジスタのアクテイブマト
リクスを構成した場合の従来の断面構造を第３図を用い
て説明する。A conventional cross-sectional structure in the case where an active matrix of a thin film transistor is formed by using a two-layer metal wiring technique generally used in a semiconductor integrated circuit or the like will be described with reference to FIG.
第３図（ａ）は、薄膜トランジスタのソース、ドレイ
ンにそつた縦断面の構造、（ｂ）は、それを直角方向に
見た横断面図、そして（ｃ）は、クロス部の断面であ
る。FIG. 3 (a) is a vertical cross-sectional structure along the source and drain of the thin film transistor, FIG. 3 (b) is a cross-sectional view of the thin film transistor as viewed in the direction perpendicular thereto, and FIG. 3 (c) is a cross section of the cross section.
第３図（ａ）で、31は絶縁基板、32は半導体薄膜の多
結晶シリコンのチヤネル領域、33は高濃度に不純物をド
ープして、低抵抗にある半導体薄膜のソース、ドレイン
領域である。34はゲート絶縁膜、35はゲート電極で多結
晶シリコンである。36は絶縁膜で、その開孔部を通し
て、37の第１の金属電極が、ソース、ドレイン領域33に
接続している。38は層間絶縁膜である。In FIG. 3 (a), 31 is an insulating substrate, 32 is a channel region of polycrystalline silicon of a semiconductor thin film, and 33 is a source / drain region of a semiconductor thin film which is doped with impurities at a high concentration and has a low resistance. Reference numeral 34 is a gate insulating film, and 35 is a gate electrode, which is polycrystalline silicon. 36 is an insulating film, and the first metal electrode 37 is connected to the source / drain region 33 through the opening. 38 is an interlayer insulating film.
第３図（ｂ）において、ゲート電極35の端部では、絶
縁膜36の開孔部を通して、第１の金属配線で形成された
ゲート配線37が接続している。In FIG. 3B, at the end of the gate electrode 35, the gate wiring 37 formed of the first metal wiring is connected through the opening of the insulating film 36.
第３図（ｃ）において37′はソース領域33に接続す
る。すなわち、信号線である、第１の金属配線である。
39はクロスオーバに用いる第２の金属配線であり、層間
絶縁膜38の開孔部を通してゲート配線である第１の金属
配線37と接続し、信号線用金属配線37′とはここで直交
している。In FIG. 3 (c), 37 'is connected to the source region 33. That is, the first metal wiring, which is a signal line.
Reference numeral 39 is a second metal wiring used for crossover, which is connected to the first metal wiring 37 which is a gate wiring through the opening of the interlayer insulating film 38 and is orthogonal to the signal wiring metal wiring 37 'here. ing.
上記構造では、構成する膜の層数が多く、また各々を
エツチング等で加工するため、各層間の段差は大きくな
り各膜のカバレツジ等が悪くなりやすい欠点がある。In the above structure, since the number of layers of the films to be formed is large and each of the films is processed by etching or the like, the step between the layers becomes large, and the coverage of each film tends to deteriorate.
薄膜トランジスタをマトリクス状に配線した基板を用
いて、液晶デイスプレイを構成する場合を考える。上記
の配線をほどこした基板と、全面に透明電極を形成した
基板の間に液晶を充填してデイスプレイとするが、液晶
を充填する領域の厚さの制御は、微小な小球又はフアイ
バー状のスペーサをはさんで、２枚の基板を押しつけて
決めている。従つてスペーサの大きさ（直径）で液晶の
厚さが決まることになるが、一方、スペーサが接触する
基板の側に凹凸があれば、その分だけ液晶の厚さのばら
つきになる。Consider a case where a liquid crystal display is constructed using a substrate in which thin film transistors are wired in a matrix. A liquid crystal is filled between the substrate on which the above wiring is provided and the substrate on which the transparent electrode is formed on the entire surface to form a display. The thickness of the region filled with the liquid crystal is controlled by a minute globule or a fiber. It is decided by pressing two substrates with a spacer in between. Therefore, the size (diameter) of the spacer determines the thickness of the liquid crystal. On the other hand, if there is unevenness on the side of the substrate that the spacer contacts, the thickness of the liquid crystal will vary accordingly.
液晶として、いわゆるツイストネマチツク形の材料を
用いた場合、入射した偏向光線が液晶の分子の配向によ
り光の振幅方向が回転させられるが、この回転する角度
は、液晶の厚さによつて決まる。画面のコントラストを
良くするためには、光を通過させない時にもれる光の量
を最小にする必要があるが、液晶の厚さにばらつきがあ
ると、もれる光の量にばらつきを生じ、結果としてコン
トラストが悪くなつてしまう。When a so-called twist nematic material is used as the liquid crystal, the incident deflected light beam is rotated in the amplitude direction of the light by the alignment of the molecules of the liquid crystal, and the rotation angle is determined by the thickness of the liquid crystal. . In order to improve the contrast of the screen, it is necessary to minimize the amount of light leaked when light is not allowed to pass, but if the liquid crystal thickness varies, the amount of light leaked will vary, resulting in As a result, the contrast deteriorates.
従つて、面内で最も高い所と、低い所の差が段差とな
る。第３図の例では、（ｂ）に示すように図中のＡ点と
Ｂ点の高さの差が段差となり、２層の金属配線の合計が
その高さになる。この構造では、各金属配線は、各々開
孔部を通して、下の領域とコンタクトさせているため、
開孔部での断線を防ぐためには、厚い膜にする必要があ
る。Therefore, the difference between the highest point and the lowest point in the plane becomes the step. In the example of FIG. 3, the difference in height between points A and B in the figure becomes a step, as shown in FIG. 3B, and the total of the two layers of metal wiring is the height. In this structure, since each metal wiring is in contact with the area below through each opening,
A thick film is required to prevent disconnection at the opening.
また、第１層目の金属配線37のコンタクト用の開孔工
程と、第２層目の金属配線39のコンタクト用の開孔工程
と２回の開孔工程を必要とし、プロセスが長くなる。In addition, the opening process for contacting the metal wiring 37 of the first layer and the opening process for contacting the metal wiring 39 of the second layer are required twice, and the process becomes long.
また第３図（ｃ）を見ると、層間絶縁膜38は、膜の厚
い第１層目の金属配線37の端面を覆うようになつている
ので、膜のカバレツジが悪く、ピンホールが発生しやす
い。ピンホールが発生すれば、第２の金属配線39を形成
した時に、ピンホールにより第１の金属配線37′とシヨ
ートしてしまう。Also, as shown in FIG. 3 (c), since the interlayer insulating film 38 covers the end face of the thick first-layer metal wiring 37, the coverage of the film is poor and pinholes are generated. Cheap. If the pinhole is generated, when the second metal wiring 39 is formed, the pinhole will short-circuit with the first metal wiring 37 '.
すなわち、上記従来の技術では、第２層の金属配線の
技術について、段差の低減およびそれを形成するに必要
とするプロセスの工程数を少くする配慮がなされていな
かつた。That is, in the above-mentioned conventional technique, in the technique of the second layer metal wiring, no consideration was given to reducing the step and reducing the number of process steps required to form the step.
本発明の目的は、製作が容易で工程数が少なく、全体
の段差が小さくなるような液晶ディスプレイを提供する
ことにある。An object of the present invention is to provide a liquid crystal display that is easy to manufacture, has a small number of steps, and has a small step difference.
本願発明の液晶ディスプレイによれば、信号線と走査
線との交差点（クロス部）には基板上に配線が形成さ
れ、この配線上には層間絶縁膜が形成されている。According to the liquid crystal display of the present invention, the wiring is formed on the substrate at the intersection (cross portion) of the signal line and the scanning line, and the interlayer insulating film is formed on the wiring.
信号線及び走査線は層間絶縁膜上に形成される。クロ
ス部においては、走査線は配線と層間絶縁膜に設けられ
た開孔部を介し低抵抗接触により接続される。The signal line and the scanning line are formed on the interlayer insulating film. At the cross portion, the scanning line is connected to the wiring through a low resistance contact through an opening provided in the interlayer insulating film.
また、薄膜トランジスタのゲート電極上にも層間絶縁
膜が形成され、ゲート電極と対応する走査線とは層間絶
縁膜に設けられた開孔部を介し低抵抗接触により接続さ
れる。An interlayer insulating film is also formed on the gate electrode of the thin film transistor, and the gate electrode and the corresponding scanning line are connected by low resistance contact through an opening provided in the interlayer insulating film.
本発明においては、クロス部において、走査線を信号
線の下方に位置させているので、段差が小さくなる。ま
た、クロス部での走査線の配線は薄膜トランジスタを形
成してから設けることができ、低融点のAl等の従来より
用いられている金属を用いることができるので、エツチ
ングによるパターン化は容易で工程は簡略化できる。層
間絶縁膜を厚くすることができるため、走査線と信号線
の短絡のおそれはなく、信頼性が高い。In the present invention, since the scanning line is located below the signal line at the cross portion, the level difference is reduced. Further, since the wiring of the scanning line at the cross portion can be provided after forming the thin film transistor, and a conventionally used metal such as Al having a low melting point can be used, patterning by etching is easy. Can be simplified. Since the interlayer insulating film can be thickened, there is no possibility of short-circuiting between the scanning line and the signal line, and the reliability is high.
本特許の一実施例の断面図を第１図に示す。 A cross-sectional view of one embodiment of this patent is shown in FIG.
第１図（ａ）は、薄膜トランジスタのソース、ドレイ
ン方向の断面図である。絶縁物基板11の上に不純物をド
ープしない多結晶シリコンのチヤネル領域12と、不純物
をドープした多結晶シリコンのソース、ドレイン領域13
の島が形成され、ゲート絶縁膜14を介して、不純物をド
ープした多結晶シリコンのゲート電極15が形成されてい
る。その上に、SiO2膜またはリンガラス膜の層間絶縁膜
16を覆せ、その上に第２層目の金属配線17が形成され層
間絶縁膜16の開孔部を介し、ソース、ドレイン領域13に
低抵抗接触により接続されている。第１層目の金属配線
はこの領域には形成されない。FIG. 1A is a sectional view of the thin film transistor in the source and drain directions. A channel region 12 of polycrystalline silicon not doped with impurities, and a source / drain region 13 of polycrystalline silicon doped with impurities are formed on an insulator substrate 11.
Islands are formed, and a gate electrode 15 of polycrystalline silicon doped with impurities is formed through the gate insulating film 14. On top of that, an interlayer insulating film of SiO 2 film or phosphorus glass film
A metal wiring 17 of a second layer is formed so as to cover 16 and is connected to the source / drain region 13 by low resistance contact through the opening of the interlayer insulating film 16. The metal wiring of the first layer is not formed in this area.
第１図（ｂ）は、薄膜トランジスタのチヤネル領域12
の直角方向の断面図である。チヤネル領域の多結晶シリ
コン12の上にゲート絶縁膜14,ゲート電極15があり、ゲ
ート電極15はチヤネル領域12の側部の絶縁物基板11上ま
で引き出されている。層間絶縁膜16の上に第２の金属配
線17があり、開孔を介して、ゲート電極15に低抵抗接触
により接続している。第１図（ｃ）は、クロス部の断面
構造である。絶縁物基板11の上に、第１層目の金属配線
18が形成されている。この配線は、絶縁物基板11上に、
又は基板上に平坦に形成された絶縁膜上に形成されるの
で、下地に段差部がなく、断線の恐れがないので、比較
的薄い膜でよい。その上に層間絶縁膜16を形成し、その
上に第２層目の金属配線17を形成し、開孔部を通して、
第１層目の金属配線18に接続する。FIG. 1B shows a channel region 12 of the thin film transistor.
FIG. 4 is a cross-sectional view in the direction perpendicular to A gate insulating film 14 and a gate electrode 15 are provided on the polycrystalline silicon 12 in the channel region, and the gate electrode 15 is extended to the insulator substrate 11 on the side of the channel region 12. A second metal wiring 17 is provided on the interlayer insulating film 16 and is connected to the gate electrode 15 through the opening by low resistance contact. FIG. 1 (c) is a cross-sectional structure of the cross portion. First layer metal wiring on insulator substrate 11
18 are formed. This wiring is on the insulator substrate 11,
Alternatively, since it is formed on the insulating film formed flat on the substrate, there is no stepped portion in the base and there is no fear of disconnection, so a relatively thin film may be used. An interlayer insulating film 16 is formed thereon, a second-layer metal wiring 17 is formed thereon, and through the opening,
It is connected to the metal wiring 18 of the first layer.
クロス部の第２層目金属配線17は、薄膜トランジスタ
のゲート電極に接続する走査線であり、この配線がクロ
ス部で、下の第１層目の金属配線18を介してつながる。
一方、第２層目の金属配線のうち、中央にある17′は、
薄膜トランジスタのソース接続する信号線である。この
場合の段差を考える。The second layer metal wiring 17 at the cross portion is a scanning line connected to the gate electrode of the thin film transistor, and this wiring is a cross portion and is connected through the metal wiring 18 of the first layer below.
On the other hand, of the second layer metal wiring, 17 'in the center is
A signal line connected to the source of the thin film transistor. Consider the step in this case.
本実施例では既記の如く第１層目の金属配線18は平坦
部に形成するので薄くてよく一例として3000Åとしてい
る。第２層目の金属配線17,17′は、層間絶縁膜16の開
孔部等の段差の上に形成するので厚くなければならず、
一例として8000Åとしている。また同様にゲート絶縁膜
14は1000Å、ゲート電極15は3000Åである。従つて、最
も高い所は、図中のＡ点で、ゲート電極15上に第２層目
の金属配線17のある所であり、一番低い所は図中のＢ点
であり、この高さの差は、ゲート絶縁膜14,ゲート電極1
5、第２層目の金属配線17の厚さの和で12000Åとなる。
これらの膜はさらに薄くできる。In the present embodiment, the metal wiring 18 of the first layer is formed on the flat portion as described above, and therefore may be thin and has an example thickness of 3000Å. The metal wirings 17, 17 'of the second layer must be thick because they are formed on steps such as openings of the interlayer insulating film 16.
As an example, it is set to 8000Å. Similarly, the gate insulating film
14 is 1000Å and the gate electrode 15 is 3000Å. Therefore, the highest point is the point A in the figure, the point where the second layer metal wiring 17 is on the gate electrode 15, and the lowest point is the point B in the figure. The difference is that the gate insulating film 14 and the gate electrode 1
5, the sum of the thickness of the second layer metal wiring 17 is 12000Å.
These films can be even thinner.
また、開孔の工程は、第２層目の金属電極17,17′の
コンタクト用の層間絶縁膜16に対する開孔工程のみでよ
く、製作工程も低減できる。Further, the step of forming the holes may be only the step of forming holes in the contact interlayer insulating film 16 of the second-layer metal electrodes 17, 17 ', and the number of manufacturing steps can be reduced.
また、第１層目と第２層目の金属配線の間の層間絶縁
膜の形成を考えると、層間絶縁膜の下地の段差は、第１
層目の金属配線の厚さが薄くてよいため、段差は小さ
く、段差部でのカバレージは良く、段差部に生じやすい
ピンホールの発生も起しにくく、ピンホールによる金属
配線間のシヨートも防ぐことができる。Further, considering formation of the interlayer insulating film between the first-layer and second-layer metal wirings, the step difference of the base of the interlayer insulating film is
Since the thickness of the metal wiring of the layer may be thin, the step is small, the coverage at the step is good, pinholes that are likely to occur in the step are less likely to occur, and the short between metal wiring due to the pinhole is also prevented. be able to.
次に本発明の実施例として、薄膜トランジスタに多層
金属配線を用いたときの製作工程を、第４図（ａ）〜
（ｉ）によつて説明する。Next, as an embodiment of the present invention, a manufacturing process using a multilayer metal wiring for a thin film transistor will be described with reference to FIG.
An explanation will be given by referring to (i).
第４図（ａ）：ガラス等の透明基板21の上に、半導体
薄膜である多結晶シリコン膜22を、CVD（化学的気相成
長法）法で形成し、ホトエツチングの技術により、トラ
ンジスタになる領域（島と呼ぶ）を残す。FIG. 4 (a): A polycrystalline silicon film 22 which is a semiconductor thin film is formed on a transparent substrate 21 such as glass by a CVD (Chemical Vapor Deposition) method, and a transistor is formed by a photoetching technique. Leave an area (called an island).
第４図（ｂ）：その上に、ゲート絶縁膜となるSiO2膜
24をCVD法で形成し、その上にゲート電極となる多結晶
シリコン膜25を形成する。FIG. 4 (b): SiO 2 film serving as a gate insulating film thereon
24 is formed by the CVD method, and a polycrystalline silicon film 25 which will be a gate electrode is formed thereon.
第４図（ｃ）：ホトエツチングの技術により、ゲート
電極用多結晶シリコン膜25を一部を残して除去し、ゲー
ト電極を形成して、次いで同じパターンで、その下のSi
O2膜24も除去する。FIG. 4 (c): The photo-etching technique is used to remove the polycrystalline silicon film 25 for the gate electrode, leaving a part thereof, to form a gate electrode, and then, in the same pattern, the Si underneath is formed.
The O 2 film 24 is also removed.
この状態でリンのイオンを打込み、高濃度のリンをド
ープしたソース、ドレイン領域となるシリコン領域（n+
領域と呼ぶ）23を形成する。In this state, phosphorus ions are implanted, and a high-concentration phosphorus-doped silicon region (n +
23) is formed.
第４図（ｄ）：その上にSiO2膜又は、SiO2膜にリンを
ドープしたリンガラス膜（PSG膜と呼ぶ）26を層間絶縁
膜として形成する。そして、アニールし、イオン打込み
したリンを活性化させる。以上で、薄膜トランジスタが
出来上る。FIG. 4 (d): An SiO 2 film or a phosphorus glass film (referred to as a PSG film) 26 obtained by doping phosphorus into the SiO 2 film is formed thereon as an interlayer insulating film. Then, annealing is performed to activate the ion-implanted phosphorus. With the above, a thin film transistor is completed.
第４図（ｅ）：その上に第１の金属配線膜である第１
のアルミニウム膜27をスパツタ法で形成する。このと
き、層間絶縁膜26を介するため、アルミニウム膜27と、
n+シリコン領域23が直接接触することはない。FIG. 4 (e): The first metal wiring film, the first film, is formed thereon.
The aluminum film 27 is formed by the sputtering method. At this time, since the interlayer insulating film 26 is interposed, the aluminum film 27,
The n + silicon region 23 does not come into direct contact.
第４図（ｆ）：次にホトエツチングの技法により、第
１のアルミニウム膜27をパターニングする。これによ
り、クロス部の第１の金属配線が出来上る。このとき、
第１のアルミニウム膜27は、トランジスタのシリコン領
域23,25のいずれとも接触することはない。尚、第４図
（ｆ）から、薄膜トランジスタは横断面図にて示してい
る。FIG. 4F: Next, the first aluminum film 27 is patterned by the photoetching technique. As a result, the first metal wiring in the cross portion is completed. At this time,
The first aluminum film 27 does not contact any of the silicon regions 23 and 25 of the transistor. Incidentally, from FIG. 4 (f), the thin film transistor is shown in a cross-sectional view.
第４図（ｇ）：次に基板全面上に層間絶縁膜用のPSG
膜28を形成する。Fig. 4 (g): Next, PSG for interlayer insulation film is formed on the entire surface of the substrate.
Form the film 28.
第４図（ｈ）：ホトエツチングにより、PSG膜28に、
電極コンタクト用の開孔部を設ける。この開孔部は多結
晶シリコン膜23の上、および第１のアルミニウム膜27の
上に設ける。FIG. 4 (h): PSG film 28 is formed by photoetching.
An opening for the electrode contact is provided. This opening is provided on the polycrystalline silicon film 23 and the first aluminum film 27.
第４図（ｉ）：次に第２のアルミニウム膜29をスパツ
タ法で形成し、ホトエツチングによりパターニングし、
ソース，ゲート配線29,29′を形成する。FIG. 4 (i): Next, a second aluminum film 29 is formed by a sputtering method and patterned by photoetching,
Source and gate wirings 29 and 29 'are formed.
本発明によれば、第１層目の金属配線を、トランジス
タの形成されていない平坦な基板面上に形成するので、
段差部でのカバレツジを考慮する必要がなく、全体の膜
を薄くすることができる。次に、層間絶縁膜を形成する
が、下地の段差は、トランジスタの段差部と、上記の薄
い金属配線の段差であるので、特に厚くすることなく、
ピンホール等の不良をなくすことができる。次に、コン
タクト部のエツチングをするが、この時に、トランジス
タのソース、ドレイン、ゲートの電極接触部と、第２層
目の金属配線の接触部を同時にエツチングするため、従
来２回に分けてコンタクト部のエツチングをしていたの
を、１回に減らすことができる。また、本発明では、ト
ランジスタを形成するのに必要な熱処理等を終わつてか
ら、金属配線を形成するので、特に熱処理による金属又
は、金属とシリコンの反応による劣化をまねくことな
く、トランジスタを形成でき、また、低融点の金属を配
線材料として用いることができる。一例として既記の通
りアルミニウムがある。According to the present invention, since the first-layer metal wiring is formed on the flat substrate surface on which no transistor is formed,
It is not necessary to consider coverage at the step portion, and the entire film can be thinned. Next, an interlayer insulating film is formed. Since the step of the base is the step of the transistor and the step of the thin metal wiring described above, it is not necessary to increase the thickness.
It is possible to eliminate defects such as pinholes. Next, the contact part is etched. At this time, the source, drain, and gate electrode contact parts of the transistor and the contact part of the second-layer metal wiring are simultaneously etched. I was able to reduce the number of times I had to do part etching to just one. Further, in the present invention, since the metal wiring is formed after the heat treatment or the like necessary for forming the transistor is completed, the transistor can be formed without causing deterioration due to the metal or the reaction between metal and silicon due to the heat treatment. Further, a metal having a low melting point can be used as a wiring material. As mentioned above, aluminum is an example.
アルミニウムは、集積回路で、配線材料として多用さ
れ、信頼性の高いものである。アルミニウムは、蒸着、
エツチング等処理が容易であり、また、比較的低抵抗で
あるから、電力損失を招かない。Aluminum is an integrated circuit, is frequently used as a wiring material, and has high reliability. Aluminum is vapor deposition,
Processing such as etching is easy, and since it has a relatively low resistance, it does not cause power loss.
以上説明したように、本発明によれば、製作が容易で
工程数が少なく、全体の段差が小さくなるクロス部を備
え、液晶デイスプレイのコントラストが良く、信頼性の
高い薄膜トランジスタ集積回路を得ることができる。As described above, according to the present invention, it is possible to obtain a thin film transistor integrated circuit that is easy to manufacture, has a small number of steps, has a cross portion that reduces the overall step difference, has a good contrast of a liquid crystal display, and has high reliability. it can.
第１図は本発明の一実施例を示すもので（ａ）は、薄膜
トランジスタの縦断面図、（ｂ）は（ａ）の横断面図、
（ｃ）はクロス部の断面図、第２図は、アクテイブマト
リクス方式の液晶デイスプレイの等価回路図、第３図は
従来例を示しており、（ａ）は薄膜トランジスタの縦断
面図、（ｂ）は（ａ）の横断面図、（ｃ）はクロス部の
断面図、第４図（ａ）〜（ｉ）は本発明の他の実施例を
製造工程順に示す断面図である。 11……絶縁基板、12……薄膜トランジスタのチヤネル領
域、13……薄膜トランジスタのソース、ドレイン、14…
…ゲート絶縁膜、15……ゲート電極、16……層間絶縁
膜、17……第２層目の金属配線。FIG. 1 shows an embodiment of the present invention. (A) is a vertical sectional view of a thin film transistor, (b) is a horizontal sectional view of (a),
(C) is a cross-sectional view of a cross portion, FIG. 2 is an equivalent circuit diagram of an active matrix type liquid crystal display, FIG. 3 shows a conventional example, (a) is a vertical cross-sectional view of a thin film transistor, (b). Is a cross-sectional view of (a), (c) is a cross-sectional view of a cross portion, and FIGS. 4 (a) to (i) are cross-sectional views showing another embodiment of the present invention in the order of manufacturing steps. 11 ... Insulating substrate, 12 ... Channel area of thin film transistor, 13 ... Source and drain of thin film transistor, 14 ...
… Gate insulating film, 15 …… Gate electrode, 16 …… Interlayer insulating film, 17 …… Second layer metal wiring.
フロントページの続き (56)参考文献 特開 昭58−88784（ＪＰ，Ａ) 特開 昭61−91688（ＪＰ，Ａ) 実開 昭60−189080（ＪＰ，Ｕ)Continuation of the front page (56) References JP-A-58-88784 (JP, A) JP-A-61-91688 (JP, A) Actual development Sho-60-189080 (JP, U)
Claims (3)
交差する複数の走査線と、これらの交差点に対応して形
成された複数の薄膜トランジスタとを有する第１の基板
と、 上記第１の基板に対向して設けられ、透明電極を有する
第２の基板と、 上記第１及び第２の基板に挟持された液晶層とを有する
液晶デスプレイであって、 上記それぞれの薄膜トランジスタは上記第１の基板上に
形成された半導体層と、この半導体層のチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極とを有
し、 上記複数の信号線及び走査線のそれぞれの交差点には上
記第１の基板上に配線が形成され、 上記ゲート電極及び上記配線上には層間絶縁膜が形成さ
れ、上記複数の信号線及び走査線はこの層間絶縁膜上に
形成され、 上記それぞれの薄膜トランジスタのゲート電極と対応す
る上記走査線とは上記層間絶縁膜に設けられた開孔部を
介し低抵抗接触により接続され、 上記それぞれの交差点において、上記走査線は上記配線
と上記層間絶縁膜に設けられた開孔部を介し低抵抗接触
により接続されていることを特徴とする液晶表示装置。1. A first substrate having a plurality of signal lines, a plurality of scanning lines intersecting the signal lines in a matrix, and a plurality of thin film transistors formed at the intersections, and the first substrate. A liquid crystal display comprising a second substrate provided facing a substrate and having a transparent electrode, and a liquid crystal layer sandwiched between the first and second substrates, wherein each of the thin film transistors is the first A semiconductor layer formed on a substrate, and a gate electrode formed on a channel region of the semiconductor layer with a gate insulating film interposed therebetween. Wiring is formed on the substrate of No. 1, an interlayer insulating film is formed on the gate electrode and the wiring, the plurality of signal lines and scanning lines are formed on the interlayer insulating film, and each of the thin film transistors is formed. The gate line of the electrode and the corresponding scanning line are connected by a low resistance contact through an opening provided in the interlayer insulating film, and the scanning line is connected to the wiring and the interlayer insulating film at each intersection. A liquid crystal display device, wherein the liquid crystal display device is connected by low resistance contact through an opening portion provided.
ゲート電極は上記第１の基板上に引き出され、引き出さ
れた領域上に上記開孔部が形成されていることを特徴と
する液晶表示装置。2. The liquid crystal display according to claim 1, wherein the gate insulating film and the gate electrode are drawn out on the first substrate, and the opening is formed on the drawn-out region. apparatus.
査線及び配線は金属配線であることを特徴とする液晶表
示装置。3. The liquid crystal display device according to claim 1, wherein the signal line, the scanning line and the wiring are metal wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258276A JPH0833550B2 (en) | 1986-10-31 | 1986-10-31 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258276A JPH0833550B2 (en) | 1986-10-31 | 1986-10-31 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114162A JPS63114162A (en) | 1988-05-19 |
| JPH0833550B2 true JPH0833550B2 (en) | 1996-03-29 |
Family
ID=17317995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258276A Expired - Lifetime JPH0833550B2 (en) | 1986-10-31 | 1986-10-31 | Liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833550B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0723938B2 (en) * | 1981-11-24 | 1995-03-15 | セイコーエプソン株式会社 | Liquid crystal display manufacturing method |
| JPS60189080U (en) * | 1984-05-28 | 1985-12-14 | カシオ計算機株式会社 | liquid crystal display device |
-
1986
- 1986-10-31 JP JP61258276A patent/JPH0833550B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114162A (en) | 1988-05-19 |
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