JPH0833554B2 - 画像表示装置用半導体およびその製造方法 - Google Patents
画像表示装置用半導体およびその製造方法Info
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- JPH0833554B2 JPH0833554B2 JP11313588A JP11313588A JPH0833554B2 JP H0833554 B2 JPH0833554 B2 JP H0833554B2 JP 11313588 A JP11313588 A JP 11313588A JP 11313588 A JP11313588 A JP 11313588A JP H0833554 B2 JPH0833554 B2 JP H0833554B2
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は画像表示装置、とりわけマトリクス型画像表
示装置に関するものである。
示装置に関するものである。
従来の技術 近年、微細加工技術と液晶材料および高密度実装技術
等の進用により２〜６インチと小型ではあるが、液晶パ
ネルを用いてテレビ画像が商用ベースで提供されるよう
になってきた。
等の進用により２〜６インチと小型ではあるが、液晶パ
ネルを用いてテレビ画像が商用ベースで提供されるよう
になってきた。
一方のガラス基板上にR,G,Bの着色層を形成しておくこ
とにより表示画像のカラー化も容易に達成され、また絵
素毎にスイッチング素子を内蔵させたいわゆるアクティ
ブ型では高いコントラストも保証される。
とにより表示画像のカラー化も容易に達成され、また絵
素毎にスイッチング素子を内蔵させたいわゆるアクティ
ブ型では高いコントラストも保証される。
このような液晶パネルは走査線120〜240本，信号線と
しては240〜720本程度が標準的で、第３図に示すように
液晶パネルを構成する一方の基板１上に形成された走査
線および信号線の端子群3,4に、例えばポリイミド樹脂
薄膜をベースとし、金メッキされた銅箔を多数形成され
た接続フイルム５を圧接したり、あるいは半導体集積回
路チップ６を直付けしたりして画像表示部に電気信号を
供給する手段（実装）が付与される。実装に必要な電極
端子群と画像表示部とを接続する配線材は同じ材質であ
る必要はなく、実装方式によって適宜選定される。
しては240〜720本程度が標準的で、第３図に示すように
液晶パネルを構成する一方の基板１上に形成された走査
線および信号線の端子群3,4に、例えばポリイミド樹脂
薄膜をベースとし、金メッキされた銅箔を多数形成され
た接続フイルム５を圧接したり、あるいは半導体集積回
路チップ６を直付けしたりして画像表示部に電気信号を
供給する手段（実装）が付与される。実装に必要な電極
端子群と画像表示部とを接続する配線材は同じ材質であ
る必要はなく、実装方式によって適宜選定される。
なお２は透明導電層よりなる共通の対抗電極を有する
もう一方のガラス板で、ガラス板１とガラス板２とは適
当な距離を隔てて形成され、２枚のガラス板の隙間はシ
ール材と封口剤で密封された閉空間になって、この閉空
間には液晶が充填されている。小〜中型の液晶パネルで
は一般的にはガラス板２の閉空間側に着色層を有するカ
ラーフィルタが用いられる。そして例えばTN型の液晶を
用いる場合にはガラス板２上面上とガラス板１下面上に
偏光板が貼付され、液晶パネルとして機能する。
もう一方のガラス板で、ガラス板１とガラス板２とは適
当な距離を隔てて形成され、２枚のガラス板の隙間はシ
ール材と封口剤で密封された閉空間になって、この閉空
間には液晶が充填されている。小〜中型の液晶パネルで
は一般的にはガラス板２の閉空間側に着色層を有するカ
ラーフィルタが用いられる。そして例えばTN型の液晶を
用いる場合にはガラス板２上面上とガラス板１下面上に
偏光板が貼付され、液晶パネルとして機能する。
第４図はアクティブ型の液晶パネルの等価回路で、走
査線３と信号線４との交差点毎に例えば絶縁ゲート型ト
ランジスタのスイッチ素子７と、液晶セル８が配置され
る。蓄積容量９は必らずしも必須の構成要素とは言えな
いが、ゲート・ソース間等の寄生容量の存在によっても
たらされる映像信号の利用効率の低下や画像むら、ある
いはスイッチ素子７と液晶セル８の保持状態のリーク電
流に伴なうフリッカや画面上下の輝度むら（輝度傾斜）
の抑圧には極めて効果が高い。10は前述した全ての液晶
セル８に共通した透明導電層よりなる対抗電極であり、
11は蓄積容量９に対する共通線であり、一般的には10と
11は接続して同電位で駆動される。
査線３と信号線４との交差点毎に例えば絶縁ゲート型ト
ランジスタのスイッチ素子７と、液晶セル８が配置され
る。蓄積容量９は必らずしも必須の構成要素とは言えな
いが、ゲート・ソース間等の寄生容量の存在によっても
たらされる映像信号の利用効率の低下や画像むら、ある
いはスイッチ素子７と液晶セル８の保持状態のリーク電
流に伴なうフリッカや画面上下の輝度むら（輝度傾斜）
の抑圧には極めて効果が高い。10は前述した全ての液晶
セル８に共通した透明導電層よりなる対抗電極であり、
11は蓄積容量９に対する共通線であり、一般的には10と
11は接続して同電位で駆動される。
絶縁ゲート型トランジスタ７と蓄積容量９の構成およ
び製造方法にはかなりの自由度があり標準として確立し
たとは言い難い状況であるが、ここでは主として本発明
者の考案に基づいた設計例を従来例として取り上げてみ
ることとする。
び製造方法にはかなりの自由度があり標準として確立し
たとは言い難い状況であるが、ここでは主として本発明
者の考案に基づいた設計例を従来例として取り上げてみ
ることとする。
第５図は単位絵素の平面配置図であり、Ａ−Ａ′線上
の工程途中断面図を第６図に示す。まず第６図（ａ）に
示すように絶縁性基板1,例えばガラス板上に1000Å程度
の膜厚のITO薄膜をスパッタ等で被着し、選択的に残し
てパターン11とする。このパターンは先述したように全
ての蓄積容量に対する共通線を形成し、その抵抗値に伴
なう蓄積容量の書き込み時の画像むらを解消するための
対策は特開昭61-17179号公報に開示した通りである。な
おITO膜の化学的安定度を増すための酸素を含む雰囲気
中での300〜500℃の焼成も好ましくはこの工程中の適当
な段階で実施される。つぎに第６図（ｂ）に示すように
全面にCVD SiO2層12を例えば4000Åの膜厚で被着した
後、再びITO膜よりなる絵素電極13を前記SiO2膜12上に
選択的に被着形成する。SiO2層12を誘電体とし、２つの
ITO膜11,13を電極とする透明な蓄積容量の形成されたこ
とが分るであろう。そして第６図（ｃ）に示すようにCV
D SiO2層14を1000Å程度の膜厚で全面に被着した後に、
絵素電極13上に開口部15を形成して絵素電極13を一部露
出する。なお図示はしないが、この時共通線11にも画像
表示部外の適当な場所で開口部が形成され、共通線11が
一部露出する。さらに第６図（ｄ）に示すように、走査
線と絶縁ゲート型トランジスタのゲートを兼ねる導電層
16が例えば1000ÅのCr薄膜と500ÅのMoSi2薄膜との積層
によって選択的に被着形成される。また前述した開口部
15も同時に導電層17によってカバーされ、ガラス板１上
で露出しているITO膜はこの時点でなくなる。絵素電極1
3上にSiO2層14が必要な理由は特開昭59-9962号公報に開
示したように後続するプラズマCVD堆積時のSi3N4膜の異
常成長を防止するたためであり、また開口部15を導電層
17でカバーしておく必然性は特開昭58-199383号公報に
開示されるように透明導電層13のコンタクト抵抗を確保
するためであり、導電層16,17が金属とシリサイドとの
積層で構成される必然性も特開昭60-9167号公報および
特開昭61-44468号公報に開示したように走査線の抵抗値
が増大するのを回避し、また導電層表面に不働態を発生
させないためである。導電層が積層となって膜厚が増大
する不具合を解消する手段も上記先願で同時に示されて
いるので参照されたい。
の工程途中断面図を第６図に示す。まず第６図（ａ）に
示すように絶縁性基板1,例えばガラス板上に1000Å程度
の膜厚のITO薄膜をスパッタ等で被着し、選択的に残し
てパターン11とする。このパターンは先述したように全
ての蓄積容量に対する共通線を形成し、その抵抗値に伴
なう蓄積容量の書き込み時の画像むらを解消するための
対策は特開昭61-17179号公報に開示した通りである。な
おITO膜の化学的安定度を増すための酸素を含む雰囲気
中での300〜500℃の焼成も好ましくはこの工程中の適当
な段階で実施される。つぎに第６図（ｂ）に示すように
全面にCVD SiO2層12を例えば4000Åの膜厚で被着した
後、再びITO膜よりなる絵素電極13を前記SiO2膜12上に
選択的に被着形成する。SiO2層12を誘電体とし、２つの
ITO膜11,13を電極とする透明な蓄積容量の形成されたこ
とが分るであろう。そして第６図（ｃ）に示すようにCV
D SiO2層14を1000Å程度の膜厚で全面に被着した後に、
絵素電極13上に開口部15を形成して絵素電極13を一部露
出する。なお図示はしないが、この時共通線11にも画像
表示部外の適当な場所で開口部が形成され、共通線11が
一部露出する。さらに第６図（ｄ）に示すように、走査
線と絶縁ゲート型トランジスタのゲートを兼ねる導電層
16が例えば1000ÅのCr薄膜と500ÅのMoSi2薄膜との積層
によって選択的に被着形成される。また前述した開口部
15も同時に導電層17によってカバーされ、ガラス板１上
で露出しているITO膜はこの時点でなくなる。絵素電極1
3上にSiO2層14が必要な理由は特開昭59-9962号公報に開
示したように後続するプラズマCVD堆積時のSi3N4膜の異
常成長を防止するたためであり、また開口部15を導電層
17でカバーしておく必然性は特開昭58-199383号公報に
開示されるように透明導電層13のコンタクト抵抗を確保
するためであり、導電層16,17が金属とシリサイドとの
積層で構成される必然性も特開昭60-9167号公報および
特開昭61-44468号公報に開示したように走査線の抵抗値
が増大するのを回避し、また導電層表面に不働態を発生
させないためである。導電層が積層となって膜厚が増大
する不具合を解消する手段も上記先願で同時に示されて
いるので参照されたい。
さてこの後、アクティブ型となるための必須要項であ
る能動素子が形成されるわけで、第６図（ｅ）に示すよ
うに例えば4000Å,500Å,1000Åの膜厚で第１のシリコ
ン窒化層18（Si3N4），不純物をほとんど含まない第１
の非晶質シリコン層19そして再び第２のSi3N4層20を好
ましくは連続的に被着する。これらの薄膜はいずれもシ
ラン（SiH4）ガスを主成分とする原料ガスを300℃前後
の温度で高周波グロー放電により分解，合成するプラズ
マCVDによって作製される。最上層のSi3N4層をゲート16
上にのみ選択的に残して20′とした後、SiH4ガスにPH3
ガスを添加したプラズマ放電によって全面に500Å程度
の膜厚の不純物を含む第２の非晶質シリコン層21を被着
し、第６図（ｆ）に示すように島状に残してSi3N418を
露出させる。ひき続き第６図（ｇ）に示すようにSi3N4
層18に開口部22を形成し、導電層17を露出させる。この
開口部形成工程はSi3N4単層の食刻であるので生産性の
低いドライエッチを適用する必然はなく弗酸系の食刻液
でバッチ処理によって一括処理が簡便に行えるのが特徴
である。このとき図示はしないがゲート16と共通線11へ
の接続のための開口部の形成と、例えば絵素電極13と同
じ工程で形成されたITOよりなる実装電極の露出も保護
用SiO2層14を溶解するに足る過食刻で同時になされる。
そして最終工程は第６図（ｈ）に示すように1000Å程度
の膜厚のMoSi2よりなるバリア層23と6000〜10000Å程度
の膜厚のAlをスパッタ等で被着し、信号線24（ソース配
線）や導電層17を経由した絵素電極13と絶縁ゲート型ト
ランジスタとの接続25（ドレイン配線）およびその他の
配線路の形成をまずAlを選択的に残し、つぎにAlをマス
クにして配線路間の不要なバリア層23と第２の非晶質シ
リコン層21′を除去することによって画像表示装置用半
導体装置が完成する。
る能動素子が形成されるわけで、第６図（ｅ）に示すよ
うに例えば4000Å,500Å,1000Åの膜厚で第１のシリコ
ン窒化層18（Si3N4），不純物をほとんど含まない第１
の非晶質シリコン層19そして再び第２のSi3N4層20を好
ましくは連続的に被着する。これらの薄膜はいずれもシ
ラン（SiH4）ガスを主成分とする原料ガスを300℃前後
の温度で高周波グロー放電により分解，合成するプラズ
マCVDによって作製される。最上層のSi3N4層をゲート16
上にのみ選択的に残して20′とした後、SiH4ガスにPH3
ガスを添加したプラズマ放電によって全面に500Å程度
の膜厚の不純物を含む第２の非晶質シリコン層21を被着
し、第６図（ｆ）に示すように島状に残してSi3N418を
露出させる。ひき続き第６図（ｇ）に示すようにSi3N4
層18に開口部22を形成し、導電層17を露出させる。この
開口部形成工程はSi3N4単層の食刻であるので生産性の
低いドライエッチを適用する必然はなく弗酸系の食刻液
でバッチ処理によって一括処理が簡便に行えるのが特徴
である。このとき図示はしないがゲート16と共通線11へ
の接続のための開口部の形成と、例えば絵素電極13と同
じ工程で形成されたITOよりなる実装電極の露出も保護
用SiO2層14を溶解するに足る過食刻で同時になされる。
そして最終工程は第６図（ｈ）に示すように1000Å程度
の膜厚のMoSi2よりなるバリア層23と6000〜10000Å程度
の膜厚のAlをスパッタ等で被着し、信号線24（ソース配
線）や導電層17を経由した絵素電極13と絶縁ゲート型ト
ランジスタとの接続25（ドレイン配線）およびその他の
配線路の形成をまずAlを選択的に残し、つぎにAlをマス
クにして配線路間の不要なバリア層23と第２の非晶質シ
リコン層21′を除去することによって画像表示装置用半
導体装置が完成する。
特開昭58-212177号公報で開示したように絶縁ゲート
型トランジスタのチャネルを構成する不純物をほとんど
含まない非晶質シリコン層19′は保護膜であるSi3N4層2
0′によって形成直後から外気と遮断されており外来汚
染に対して強いばかりでなく、その膜厚と膜質の制御に
関しても製膜工程以外の影響を受けないという特長を有
し、さらに不純物を含む非晶質シリコン層21の介在がチ
ャネル部とソース・ドレイン配線との間の良好なオーミ
ック接触を保証している。耐熱バリア層の導入は特開昭
59-68975号公報で開示したように絶縁ゲート型トランジ
スタの熱的安定性を向上させるための対策であり、バリ
ア層としてシリサイド化合物が有効であることは特開昭
60-12770号公報に開示されている。
型トランジスタのチャネルを構成する不純物をほとんど
含まない非晶質シリコン層19′は保護膜であるSi3N4層2
0′によって形成直後から外気と遮断されており外来汚
染に対して強いばかりでなく、その膜厚と膜質の制御に
関しても製膜工程以外の影響を受けないという特長を有
し、さらに不純物を含む非晶質シリコン層21の介在がチ
ャネル部とソース・ドレイン配線との間の良好なオーミ
ック接触を保証している。耐熱バリア層の導入は特開昭
59-68975号公報で開示したように絶縁ゲート型トランジ
スタの熱的安定性を向上させるための対策であり、バリ
ア層としてシリサイド化合物が有効であることは特開昭
60-12770号公報に開示されている。
発明が解決しようとする課題 しかしながら上述した従来例は数多くの製膜工程を必
要とし、必然的にホトマスク工程も８回と多く、製作工
程が長くなり、コスト的に問題がある。
要とし、必然的にホトマスク工程も８回と多く、製作工
程が長くなり、コスト的に問題がある。
本発明は上記従来技術にもとづき、特殊あるいは複雑
な工程は一切なく簡単な集積回路並の作り易いプロセス
となる画像表示装置用半導体装置を提供するものであ
る。
な工程は一切なく簡単な集積回路並の作り易いプロセス
となる画像表示装置用半導体装置を提供するものであ
る。
課題を解決するための手段 本発明でいう合理化されたデバイスとは、まず絵素電
極とゲート電極の形成が事実上１回のホトマスク工程で
なされる構成にある。つぎに蓄積容量をなくした構成が
あり、蓄積容量を有しかつ合理化されたデバイスとは蓄
積容量の構成を変えて一方の電極を信号線と同じ部材で
形成し、かつ絶縁膜としてゲート絶縁膜を活用すること
によって得られる。これらの合理化されたデバイスは当
然のことながら製作工程の短縮化をもたらし、生産性と
歩留りの向上につながる。
極とゲート電極の形成が事実上１回のホトマスク工程で
なされる構成にある。つぎに蓄積容量をなくした構成が
あり、蓄積容量を有しかつ合理化されたデバイスとは蓄
積容量の構成を変えて一方の電極を信号線と同じ部材で
形成し、かつ絶縁膜としてゲート絶縁膜を活用すること
によって得られる。これらの合理化されたデバイスは当
然のことながら製作工程の短縮化をもたらし、生産性と
歩留りの向上につながる。
製造工程の合理化は開口部形成のためのエッチング工
程においてドライエッチを導入し、多層膜を一気にエッ
チングすることによって達成される。
程においてドライエッチを導入し、多層膜を一気にエッ
チングすることによって達成される。
以上の合理化されたデバイス，プロセスの実施にあた
り、走査線（ゲート線）への接続に関して開口部内の金
属層を除去して透明導電層を露出させることにより安定
なオーミック接触が得られるよう考案され、本発明の効
果が余す所なく発揮される。
り、走査線（ゲート線）への接続に関して開口部内の金
属層を除去して透明導電層を露出させることにより安定
なオーミック接触が得られるよう考案され、本発明の効
果が余す所なく発揮される。
作用 以上のように本発明においては透明導電層とゲートを
構成する金属層を連続して被着してゲート金属でカバー
された透明導電層を選択的に形成し、その透明導電層の
露出部分を絵素電極とする構成であるのでゲート配線と
絵素電極の形成を同時に行う合理化が達成される。
構成する金属層を連続して被着してゲート金属でカバー
された透明導電層を選択的に形成し、その透明導電層の
露出部分を絵素電極とする構成であるのでゲート配線と
絵素電極の形成を同時に行う合理化が達成される。
また、本発明は蓄積容量と従来のように２つの透明電
極と専用の絶縁層を用いるのではなく、絵素電極とゲー
ト絶縁膜を流用し、もう一方の電極は信号線の形成と同
時に行なう合理化によって透明電極の被着形成と絶縁層
の被着及びそれらの工程に付随する洗浄工程が廃止され
る。エッチング工程においては後述するが不純物を含む
非晶質シリコン層と不純物を含まない非晶質シリコン層
に加えてSi3N4層とSiO2層よりなる多層膜にドライエッ
チングで一気に貫通口を形成することによって従来の製
造工程に比べると、SiO2層への開口部形成と非晶質シリ
コン層の島化工程の写真食刻とエッチング工程が合理化
されて廃止される。
極と専用の絶縁層を用いるのではなく、絵素電極とゲー
ト絶縁膜を流用し、もう一方の電極は信号線の形成と同
時に行なう合理化によって透明電極の被着形成と絶縁層
の被着及びそれらの工程に付随する洗浄工程が廃止され
る。エッチング工程においては後述するが不純物を含む
非晶質シリコン層と不純物を含まない非晶質シリコン層
に加えてSi3N4層とSiO2層よりなる多層膜にドライエッ
チングで一気に貫通口を形成することによって従来の製
造工程に比べると、SiO2層への開口部形成と非晶質シリ
コン層の島化工程の写真食刻とエッチング工程が合理化
されて廃止される。
実施例 第１図は本発明の実施例による画像表示装置用半導体
装置の単位絵素の平面配置図であり、同じく第１図のＡ
−Ａ′線上の工程途中断面図を第２図（ａ）〜（ｅ）に
示し、Ｂ−Ｂ′,C−Ｃ′線上の断面図を第２図（ｆ），
（ｇ）に示す。なお便宜上同じ機能の部位に対しては従
来例と同一番号を付与することとする。
装置の単位絵素の平面配置図であり、同じく第１図のＡ
−Ａ′線上の工程途中断面図を第２図（ａ）〜（ｅ）に
示し、Ｂ−Ｂ′,C−Ｃ′線上の断面図を第２図（ｆ），
（ｇ）に示す。なお便宜上同じ機能の部位に対しては従
来例と同一番号を付与することとする。
まず第２図（ａ）に示したようにガラス基板１上に10
00Å程度の膜厚のITO層26と第１の金属層としてCr層27
を積層して被着する。つぎに走査線も兼ねるゲート16、
絵素電極および蓄積電極となる28と多層配線のための接
続部29の積層パターンを選択的に形成する。積層化に伴
なう膜厚の増大を緩和するためにはパターン形成に用い
る感光性樹脂はネガ型とし、まずCrをやや過食刻気味に
食刻し、ついで加熱処理によって感光性樹脂を熱塑性変
形でパターン幅を拡げた後ITOを食刻すればよく、この
手法は従来のCrとMoSi2の積層パターン形成と全く同一
である。その後第２図（ｂ）に示すようにプラズマ保護
層として1000Å程度のSiO2層14を全面に被着する。そし
て第２図（ｃ）に示したようにプラズマCVDにより第１
のSi3N4層18、不純物を含まない第１の非晶質シリコン
層19、第２のSi3N4層20を順次被着した後、ゲート16上
にのみ第２のSi3N4層を選択的に残して20′とする。引
き続き全面に不純物を含む第２の非晶質シリコン層21を
被着した後、第２図（ｄ）に示したように前記積層部28
には開口部31および32、積層部29には開口部33を選択的
に形成する。この開口部形成は第２および第１の非晶質
シリコン層21,19、第１のSi3N4層18、保護用SiO2層14と
３種類の異なった膜質に対して行なう必要があり、ウェ
ット処理では断面にひさしが発生したり、感光性樹脂パ
ターン30の耐薬品性が問題となるので、フレオン系の反
応性ドライエッチ（RIE方式）で一気に貫通すると望ま
しい結果が得られる。またこの食刻は終了すると積層部
のCrが露出して以降はサイドエッチが進行するだけであ
るので、Si3N4層18の膜厚や膜質の不均一性に対しては
十分な過食刻を設定することで対処可能となるメリット
が生まれ、従来の弗酸系食刻を用いて過食刻を行った時
のように感光性樹脂の密着力が不十分で開口部が異常に
大きくなるトラブルは生じない。
00Å程度の膜厚のITO層26と第１の金属層としてCr層27
を積層して被着する。つぎに走査線も兼ねるゲート16、
絵素電極および蓄積電極となる28と多層配線のための接
続部29の積層パターンを選択的に形成する。積層化に伴
なう膜厚の増大を緩和するためにはパターン形成に用い
る感光性樹脂はネガ型とし、まずCrをやや過食刻気味に
食刻し、ついで加熱処理によって感光性樹脂を熱塑性変
形でパターン幅を拡げた後ITOを食刻すればよく、この
手法は従来のCrとMoSi2の積層パターン形成と全く同一
である。その後第２図（ｂ）に示すようにプラズマ保護
層として1000Å程度のSiO2層14を全面に被着する。そし
て第２図（ｃ）に示したようにプラズマCVDにより第１
のSi3N4層18、不純物を含まない第１の非晶質シリコン
層19、第２のSi3N4層20を順次被着した後、ゲート16上
にのみ第２のSi3N4層を選択的に残して20′とする。引
き続き全面に不純物を含む第２の非晶質シリコン層21を
被着した後、第２図（ｄ）に示したように前記積層部28
には開口部31および32、積層部29には開口部33を選択的
に形成する。この開口部形成は第２および第１の非晶質
シリコン層21,19、第１のSi3N4層18、保護用SiO2層14と
３種類の異なった膜質に対して行なう必要があり、ウェ
ット処理では断面にひさしが発生したり、感光性樹脂パ
ターン30の耐薬品性が問題となるので、フレオン系の反
応性ドライエッチ（RIE方式）で一気に貫通すると望ま
しい結果が得られる。またこの食刻は終了すると積層部
のCrが露出して以降はサイドエッチが進行するだけであ
るので、Si3N4層18の膜厚や膜質の不均一性に対しては
十分な過食刻を設定することで対処可能となるメリット
が生まれ、従来の弗酸系食刻を用いて過食刻を行った時
のように感光性樹脂の密着力が不十分で開口部が異常に
大きくなるトラブルは生じない。
透明導電層とゲート金属を積層化してマスク工程を減
らそうとする取組は特開昭61-134070号公報でも開示さ
れており、特開昭58-199383号公報の改善とみなすこと
もできるが、感光性樹脂の加熱と保護SiO2層によっての
み有効である。
らそうとする取組は特開昭61-134070号公報でも開示さ
れており、特開昭58-199383号公報の改善とみなすこと
もできるが、感光性樹脂の加熱と保護SiO2層によっての
み有効である。
開口部31、32、33内の第１と第２の非晶質シリコン層
および第１と第２の絶縁層を除去した後、開口部内に露
出した積層部の表面のCrを除去して透明導電層を露出す
る。
および第１と第２の絶縁層を除去した後、開口部内に露
出した積層部の表面のCrを除去して透明導電層を露出す
る。
なお、絵素電極と蓄積容量の一方の電極を兼ねる積層
部28に形成された大きな開口部32はCrを除去された時点
で絵素電極34として機能することが理解されよう。最終
工程は第２図（ｅ）〜（ｇ）に示されたようにバリア層
23としてMoSi2、配線層としてAlを被着した後、まずAl
を残してつぎにAlをマスクとして不要なバリア層23およ
び第２の非晶質シリコン層21を除去してソース・ドレイ
ン配線24,25等の必要な配線路を形成して本発明による
画像表示装置用半導体装置が完成する。
部28に形成された大きな開口部32はCrを除去された時点
で絵素電極34として機能することが理解されよう。最終
工程は第２図（ｅ）〜（ｇ）に示されたようにバリア層
23としてMoSi2、配線層としてAlを被着した後、まずAl
を残してつぎにAlをマスクとして不要なバリア層23およ
び第２の非晶質シリコン層21を除去してソース・ドレイ
ン配線24,25等の必要な配線路を形成して本発明による
画像表示装置用半導体装置が完成する。
なお蓄積容量を内蔵させたい場合には積層部29上に第
1,第２の絶縁層14,18と第1,第２の非晶質シリコン層19,
21を残しておき、ソース・ドレイン配線形成時に電極35
を形成すればよい。ただし電極35を信号線24と直交して
配置する場合には第２図（ｇ）に示したように積層部29
と開口部33を用いて多層配線を行う必要がある。
1,第２の絶縁層14,18と第1,第２の非晶質シリコン層19,
21を残しておき、ソース・ドレイン配線形成時に電極35
を形成すればよい。ただし電極35を信号線24と直交して
配置する場合には第２図（ｇ）に示したように積層部29
と開口部33を用いて多層配線を行う必要がある。
蓄積容量を必要としない場合には、蓄積容量電極35を
形成する必然はなく、当然の如く絵素電極の開口部34が
大きくなり、明るい画像が得られる。この場合には、多
層配線の下部電極29は必ずしも必須の構成因子ではなく
なり、抵抗値や接続の信頼性および不要な段差の発生等
の観点から、採用を止めてソース配線24（信号線）をそ
のまま延長する方が望ましい結果が得られる。
形成する必然はなく、当然の如く絵素電極の開口部34が
大きくなり、明るい画像が得られる。この場合には、多
層配線の下部電極29は必ずしも必須の構成因子ではなく
なり、抵抗値や接続の信頼性および不要な段差の発生等
の観点から、採用を止めてソース配線24（信号線）をそ
のまま延長する方が望ましい結果が得られる。
発明の効果 以上述べたごとく、蓄積容量をなくすまたは合理化す
ることによって製膜回数が減少しそれに伴なって洗浄工
程，写真食刻工程および食刻工程のいずれも減少して製
作工程が短縮され、生産設備数の減少を通してコストダ
ウンに寄与できたことはいうまでもなく、製作工程が短
いことからいってダストの付着する機会も少なくなり歩
留りの向上をはかれる。
ることによって製膜回数が減少しそれに伴なって洗浄工
程，写真食刻工程および食刻工程のいずれも減少して製
作工程が短縮され、生産設備数の減少を通してコストダ
ウンに寄与できたことはいうまでもなく、製作工程が短
いことからいってダストの付着する機会も少なくなり歩
留りの向上をはかれる。
また本発明ではホトマスク数は４枚と半減し、しかも
Crが不働態を形成し易い金属であるためコンタクト不良
を起こす恐れは大であったが、開口部形成後に全ての開
口部内のCrを除去して透明導電層を露出することによっ
てコンタクト不良が発生しなくなったなどの著しい効果
が得られる。本発明では絵素電極の周囲に必ず金属層が
存在するため単位絵素が小さい場合、即ち高密度化が必
要な場合には開口率が低下してくる欠点があるものの数
本1mm程度以下の解像力場合には開口率の低下を補って
余りあるメリットが得られる。蓄積容量の合理化につい
ても全く同様である。
Crが不働態を形成し易い金属であるためコンタクト不良
を起こす恐れは大であったが、開口部形成後に全ての開
口部内のCrを除去して透明導電層を露出することによっ
てコンタクト不良が発生しなくなったなどの著しい効果
が得られる。本発明では絵素電極の周囲に必ず金属層が
存在するため単位絵素が小さい場合、即ち高密度化が必
要な場合には開口率が低下してくる欠点があるものの数
本1mm程度以下の解像力場合には開口率の低下を補って
余りあるメリットが得られる。蓄積容量の合理化につい
ても全く同様である。
第１図は本発明の実施例にかかる画像表示装置用半導体
装置の単位絵素の平面配置図、第２図は同装置の要部断
面図、第３図はマトリクス型液晶パネルの斜視図、第４
図は同じくアクティブ型の等価回路図、第５図は従来例
の画像表示装置用半導体装置の単位絵素の平面配置図、
第６図は同装置の要部製造工程断面図である。 １……ガラス基板、14……第１の絶縁層（SiO2）、16…
…ゲート（走査線）、18……第２の絶縁層（Si3N4）、1
9……不純物を含まない第１の非晶質シリコン層、20…
…第３の絶縁層（Si3N4）、21……不純物を含む第２の
非晶質シリコン層、23……バリア層、24……ソース配線
（信号線）、25……ドレイン配線、26……透明導電層、
27……第１の金属層、28,29……積層部、31,32,33……
開口部、34……絵素電極、35……蓄積容量の−電極。
装置の単位絵素の平面配置図、第２図は同装置の要部断
面図、第３図はマトリクス型液晶パネルの斜視図、第４
図は同じくアクティブ型の等価回路図、第５図は従来例
の画像表示装置用半導体装置の単位絵素の平面配置図、
第６図は同装置の要部製造工程断面図である。 １……ガラス基板、14……第１の絶縁層（SiO2）、16…
…ゲート（走査線）、18……第２の絶縁層（Si3N4）、1
9……不純物を含まない第１の非晶質シリコン層、20…
…第３の絶縁層（Si3N4）、21……不純物を含む第２の
非晶質シリコン層、23……バリア層、24……ソース配線
（信号線）、25……ドレイン配線、26……透明導電層、
27……第１の金属層、28,29……積層部、31,32,33……
開口部、34……絵素電極、35……蓄積容量の−電極。
Claims (4)
- 【請求項１】絶縁性透明基板上に同一フォト工程で選択
的に被着形成された透明導電層と第１の金属層との積層
をゲートとするとともに、部分的に前記第１の金属層を
積層された透明導電層を絵素電極とし、第１の絶縁層お
よびゲート絶縁層となる第２の絶縁層を介して前記ゲー
ト積層上に不純物をほとんど含まない第１の非晶質シリ
コン層が形成され、前記ゲート積層上の第１の非晶質シ
リコン層上に第３の絶縁層が選択的に形成され、前記第
３の絶縁層の一部を含んで第１の非晶質シリコン層上に
不純物を含む第２の非晶質シリコン層が形成され、バリ
ア層を介して前記第２の非晶質シリコン層上に選択的に
被着形成された第２の金属層をソース・ドレイン配線と
する絶縁ゲート型トランジスタが２次元のマトリクス状
に配置され、前記絵素電極上には部分的に第１の金属層
および第１と第２の絶縁層が形成されていることを特徴
とする画像表示装置用半導体装置。 - 【請求項２】絶縁性透明基板上に透明導電層と第１の金
属層よりなる積層パターンを選択的に被着形成する工程
と、全面に第１の絶縁層を被着後、ゲート絶縁層となる
第２の絶縁層，不純物をほとんど含まない第１の非晶質
シリコン層および第３の絶縁層を順次被着する工程と、
ゲートとなる前記積層パターン上に形成された第３の絶
縁層を一部選択的に残して前記第１の非晶質シリコン層
を露出し全面に不純物を含む第２の非晶質シリコン層を
被着する工程と、前記積層パターン上の第１と第２の非
晶質シリコン層および第１と第２の絶縁層を貫通する開
口部を選択的に形成する工程と、前記開口部内の第１の
金属層を除去する工程と、バリア層および第２の金属層
を全面に被着後、前記第３の絶縁層の一部および前記開
口部の一部を含んで第２の金属層を選択的に残してソー
ス・ドレイン配線等を形成する工程と、前記配線等をマ
スクとしてバリア層，第１と第２の非晶質シリコン層を
選択的に除去する工程とからなる画像表示装置用半導体
装置の製造方法。 - 【請求項３】絶縁性透明基板上に同一フォト工程で選択
的に被着形成された透明導電層と第１の金属層との積層
をゲートおよび接続配線とするとともに、部分的に前記
第１の金属層を積層された透明導電層を絵素電極とし、
第１の絶縁層およびゲート絶縁層となる第２の絶縁層を
介して前記ゲート積層上に不純物をほとんど含まない第
１の非晶質シリコン層が形成され、前記ゲート積層上の
第１の非晶質シリコン層上に第３の絶縁層が選択的に形
成され、前記第３の絶縁層の一部を含んで第１の非晶質
シリコン層上に不純物を含む第２の非晶質シリコン層が
形成され、バリア層を介して前記第２の非晶質シリコン
層上に選択的に被着形成された第２の金属層をソース・
ドレイン配線とする絶縁ゲート型トランジスタが２次元
のマトリクス状に配置され、前記絵素電極上には部分的
に第１の金属層および第１と第２の絶縁層が形成される
とともに、前記接続線が多層配線の下部配線としてソー
ス配線に接続され、前記第１と第２の絶縁層、第１と第
２の非晶質シリコン層およびバリア層を介して前記下部
配線と交差する蓄積容量線が、前記ソース・ドレイン配
線と同時に形成されていることを特徴とする画像表示装
置用半導体装置。 - 【請求項４】絶縁性透明基板上に透明導電層と第１の金
属層よりなる積層パターンおよび接続パターンを選択的
に被着形成する工程と、全面に第１の絶縁層を被着後、
ゲート絶縁層となる第２の絶縁層，不純物をほとんど含
まない第１の非晶質シリコン層および第３の絶縁層を順
次被着する工程と、ゲートとなる前記積層パターン上に
形成された第３の絶縁層を一部選択的に残して前記第１
の非晶質シリコン層を露出し全面に不純物を含む第２の
非晶質シリコン層を被着する工程と、前記積層パターン
および接続パターン上の第１と第２の非晶質シリコン層
および第１と第２の絶縁層を貫通する開口部を選択的に
形成する工程と、前記開口部内の第１の金属層を除去す
る工程と、バリア層および第２の金属層を全面に被着
後、前記第３の絶縁層の一部、前記接続パターン上の開
口部および前記積層パターンの一部を含んで第２の金属
層を選択的に残してソース・ドレイン配線等とするとと
もに、前記接続パターンと交差する配線を蓄積容量線と
し、前記配線群をマスクとしてバリア層、第１と第２の
非晶質シリコン層を選択的に除去する工程とからなる画
像表示装置用半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313588A JPH0833554B2 (ja) | 1988-05-10 | 1988-05-10 | 画像表示装置用半導体およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313588A JPH0833554B2 (ja) | 1988-05-10 | 1988-05-10 | 画像表示装置用半導体およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283518A JPH01283518A (ja) | 1989-11-15 |
| JPH0833554B2 true JPH0833554B2 (ja) | 1996-03-29 |
Family
ID=14604439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11313588A Expired - Fee Related JPH0833554B2 (ja) | 1988-05-10 | 1988-05-10 | 画像表示装置用半導体およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833554B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163529A (ja) * | 1989-11-22 | 1991-07-15 | Sharp Corp | アクティブマトリクス表示装置 |
| EP0660160B1 (en) * | 1993-07-13 | 2004-03-17 | Kabushiki Kaisha Toshiba | Active matrix type display device |
| TW526380B (en) * | 2000-02-04 | 2003-04-01 | Matsushita Electric Industrial Co Ltd | Liquid crystal display device and producing method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066288A (ja) * | 1983-09-21 | 1985-04-16 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS6129820A (ja) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | アクテイプマトリクス表示装置用基板 |
-
1988
- 1988-05-10 JP JP11313588A patent/JPH0833554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01283518A (ja) | 1989-11-15 |
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Legal Events
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