JPH083515B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH083515B2 JPH083515B2 JP63148759A JP14875988A JPH083515B2 JP H083515 B2 JPH083515 B2 JP H083515B2 JP 63148759 A JP63148759 A JP 63148759A JP 14875988 A JP14875988 A JP 14875988A JP H083515 B2 JPH083515 B2 JP H083515B2
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特に基本論理素子
（OR素子,AND素子，インバータ素子、NAND素子およびNO
R素子）の特性を調べるため、基本論理素子が複数段接
続されている回路を備えた半導体集積回路に関する。
（OR素子,AND素子，インバータ素子、NAND素子およびNO
R素子）の特性を調べるため、基本論理素子が複数段接
続されている回路を備えた半導体集積回路に関する。
従来、この種の半導体集積回路は第３図に示すように
インバータ素子の出力に負荷のインバータと次段のイン
バータ素子の入力を接続した回路を１段として、４段接
続した回路で、パルスａが入力端子を介して初段のイン
バータ素子から次のインバータ素子に供給され最終段の
インバータ素子f1からパルスｂとして送出されるように
構成されている。いま仮に１つのパルスａを入力端子に
供給すると、最終段の出力端子にパルスｂが伝達される
ことによりインバータ素子の特性を評価していた。
インバータ素子の出力に負荷のインバータと次段のイン
バータ素子の入力を接続した回路を１段として、４段接
続した回路で、パルスａが入力端子を介して初段のイン
バータ素子から次のインバータ素子に供給され最終段の
インバータ素子f1からパルスｂとして送出されるように
構成されている。いま仮に１つのパルスａを入力端子に
供給すると、最終段の出力端子にパルスｂが伝達される
ことによりインバータ素子の特性を評価していた。
〔発明が解決しようとする課題〕 上述した従来の半導体集積回路は、基本論理素子の出
力に負荷ゲートと次段の基本論理素子の入力が接続した
回路を１段として多段に構成した回路であって、負荷ゲ
ートの出力がオープンとなっているので、負荷ゲートの
動作の検出ができず、また、負荷ゲートの入力がオープ
ン状態になった場合、電源とGND間に貫通電流が流れる
が、貫通電流が流れている箇所が基本論理素子の出力に
接続される負荷ゲートによるものか、また他の素子の不
良によるものかを判別するのが困難であるという欠点が
ある。
力に負荷ゲートと次段の基本論理素子の入力が接続した
回路を１段として多段に構成した回路であって、負荷ゲ
ートの出力がオープンとなっているので、負荷ゲートの
動作の検出ができず、また、負荷ゲートの入力がオープ
ン状態になった場合、電源とGND間に貫通電流が流れる
が、貫通電流が流れている箇所が基本論理素子の出力に
接続される負荷ゲートによるものか、また他の素子の不
良によるものかを判別するのが困難であるという欠点が
ある。
上述した従来の半導体集積回路に対し、本発明は基本
論理素子の出力に接続される負荷ゲートの出力の動作を
確認するための回路を付けるという相違点を有する。
論理素子の出力に接続される負荷ゲートの出力の動作を
確認するための回路を付けるという相違点を有する。
本発明の半導体集積回路は、OR素子、AND素子、イン
バータ素子、NAND素子およびNOR素子の少なくとも一つ
の基本論理素子の特性を調べるため、前記基本論理素子
の同じ素子が複数段直列に接続された回路を備えた半導
体集積回路において、前記基本論理素子の各々の出力に
OR素子、AND素子、インバータ素子もしくはNOR素子の負
荷ゲートを接続した回路と、前記複数段の基本論理素子
に接続された負荷ゲートの出力をそれぞれAND素子とOR
素子に接続し、このAND素子とOR素子の出力をEX−OR素
子に接続し、前記EX−OR素子の出力を“L"または“H"に
よって、複数段の負荷ゲートの動作が正常か否かを検出
する回路とを有する。
バータ素子、NAND素子およびNOR素子の少なくとも一つ
の基本論理素子の特性を調べるため、前記基本論理素子
の同じ素子が複数段直列に接続された回路を備えた半導
体集積回路において、前記基本論理素子の各々の出力に
OR素子、AND素子、インバータ素子もしくはNOR素子の負
荷ゲートを接続した回路と、前記複数段の基本論理素子
に接続された負荷ゲートの出力をそれぞれAND素子とOR
素子に接続し、このAND素子とOR素子の出力をEX−OR素
子に接続し、前記EX−OR素子の出力を“L"または“H"に
よって、複数段の負荷ゲートの動作が正常か否かを検出
する回路とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図において、本実施例は入力端子１、出力端子2,
3を有しており、入力端子１と２の間に特性評価用の基
本論理素子（インバータ素子）11,21,31,41が設けら
れ、更に各段の基本論理素子に対する負荷のインバータ
素子12,22,32,42が設けられている。インバータ素子51,
52は奇数段の負荷のインバータ素子12,32の出力に接続
されている。AND素子53はインバータ素子51,52の出力と
偶数段の負荷のインバータ素子22,42の出力とに接続さ
れた素子であり、OR素子54はインバータ素子51,52の出
力と偶数段の負荷のインバータ素子22,42の出力とを入
力するOR素子であり、更にEX−OR素子55はAND素子53の
出力とOR素子54の出力に接続するEX−OR素子である。
3を有しており、入力端子１と２の間に特性評価用の基
本論理素子（インバータ素子）11,21,31,41が設けら
れ、更に各段の基本論理素子に対する負荷のインバータ
素子12,22,32,42が設けられている。インバータ素子51,
52は奇数段の負荷のインバータ素子12,32の出力に接続
されている。AND素子53はインバータ素子51,52の出力と
偶数段の負荷のインバータ素子22,42の出力とに接続さ
れた素子であり、OR素子54はインバータ素子51,52の出
力と偶数段の負荷のインバータ素子22,42の出力とを入
力するOR素子であり、更にEX−OR素子55はAND素子53の
出力とOR素子54の出力に接続するEX−OR素子である。
次に、本実施例の動作について説明する。
今、入力端子１に１つのパルスを入力すると出力端子
２に１つのパルスが出力し、出力端子３は“L"レベルが
出力される。次に、負荷ゲートの１つの入力がオープン
となって、負荷ゲートの入力がフローティングレベルに
なると、負荷ゲートの出力が不安定となり、出力端子３
は、“H"レベルを出力し負荷ゲートの出力動作をおかし
いことを検出することができる。
２に１つのパルスが出力し、出力端子３は“L"レベルが
出力される。次に、負荷ゲートの１つの入力がオープン
となって、負荷ゲートの入力がフローティングレベルに
なると、負荷ゲートの出力が不安定となり、出力端子３
は、“H"レベルを出力し負荷ゲートの出力動作をおかし
いことを検出することができる。
第２図は本発明の他の実施例を示す。第２図におい
て、この他の実施例は、第１図の基本論理素子を２入力
NOR素子や２入力NAND素子に入れかえて、段数を合せて
並列にならべた回路に奇数段の負荷ゲート（インバータ
素子）の出力には各段ごとにNAND素子304,306に接続
し、偶数段の負荷ゲートの出力には各段ごとにOR素子30
5,307に接続し、NAND素子304,306,OR素子305,307に出力
をそれぞれAND素子308とOR素子309に接続し、AND素子30
8とOR素子309の出力をEX−OR素子310に接続し、OR素子1
05の出力端子につなぐ。入力端子101はデータ入力で、
出力端子103はNOR素子の特性の波形の出力で、出力端子
104はNAND素子の特性の波形の出力である。コントロー
ル信号102の“H"と“L"によって、NOR素子とNAND素子の
特性の波形の出力を出力端子103と104に出力し、出力端
子105の出力が“L"のときは、負荷ゲートの出力動作は
正常で、“H"のときは負荷ゲートの出力動作がおかしい
ことが検出できる。
て、この他の実施例は、第１図の基本論理素子を２入力
NOR素子や２入力NAND素子に入れかえて、段数を合せて
並列にならべた回路に奇数段の負荷ゲート（インバータ
素子）の出力には各段ごとにNAND素子304,306に接続
し、偶数段の負荷ゲートの出力には各段ごとにOR素子30
5,307に接続し、NAND素子304,306,OR素子305,307に出力
をそれぞれAND素子308とOR素子309に接続し、AND素子30
8とOR素子309の出力をEX−OR素子310に接続し、OR素子1
05の出力端子につなぐ。入力端子101はデータ入力で、
出力端子103はNOR素子の特性の波形の出力で、出力端子
104はNAND素子の特性の波形の出力である。コントロー
ル信号102の“H"と“L"によって、NOR素子とNAND素子の
特性の波形の出力を出力端子103と104に出力し、出力端
子105の出力が“L"のときは、負荷ゲートの出力動作は
正常で、“H"のときは負荷ゲートの出力動作がおかしい
ことが検出できる。
なお、各段の基本論理素子に対する負荷ゲートをイン
バータ素子を用いて説明したが負荷ゲートとしてはイン
バータ素子の他のNAND素子、NOR素子、OR素子、AND素子
が含まれる。
バータ素子を用いて説明したが負荷ゲートとしてはイン
バータ素子の他のNAND素子、NOR素子、OR素子、AND素子
が含まれる。
以上説明したように本発明は、基本論理素子の出力に
負荷ゲートを接続した回路を１段として複数段つなげた
回路において、負荷ゲートの出力の動作が正常か否かを
検出する回路を付けることにより、負荷ゲートの入力の
１つがオープンであるなどの不良が論理チェックのみで
判別することができる効果がある。
負荷ゲートを接続した回路を１段として複数段つなげた
回路において、負荷ゲートの出力の動作が正常か否かを
検出する回路を付けることにより、負荷ゲートの入力の
１つがオープンであるなどの不良が論理チェックのみで
判別することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の基本論理
素子の特性を調べる回路を示す図である。 1,101,102…入力端子、2,103,104,105…出力端子、11,2
1,31,41,c1,d1,e1,f1…基本論理素子（インバータ素
子）、111,121,131,141…基本論理素子（NOR素子）、21
1,221,231,241…基本論理素子（NAND素子）、12,22,32,
42,112,122,132,142,212,222,232,242,c2,d2,e2,f2…負
荷ゲート（インバータ素子）、51,52,303…インバータ
素子、53,308…AND素子、54,305,307,309…OR素子、30
1,302,304,306…NAND素子、55,310…EX−OR素子。
明の他の実施例を示す回路図、第３図は従来の基本論理
素子の特性を調べる回路を示す図である。 1,101,102…入力端子、2,103,104,105…出力端子、11,2
1,31,41,c1,d1,e1,f1…基本論理素子（インバータ素
子）、111,121,131,141…基本論理素子（NOR素子）、21
1,221,231,241…基本論理素子（NAND素子）、12,22,32,
42,112,122,132,142,212,222,232,242,c2,d2,e2,f2…負
荷ゲート（インバータ素子）、51,52,303…インバータ
素子、53,308…AND素子、54,305,307,309…OR素子、30
1,302,304,306…NAND素子、55,310…EX−OR素子。
Claims (1)
- 【請求項１】OR素子、AND素子、インバータ素子、NAND
素子およびNOR素子の少なくとも一つの基本論理素子の
特性を調べるため、前記基本論理素子の同じ素子が複数
段直列に接続された回路を備えた半導体集積回路におい
て、前記基本論理素子の各々の出力にOR素子、AND素
子、インバータ素子もしくはNOR素子の負荷ゲートを接
続した回路と、前記複数段の基本論理素子に接続された
負荷ゲートの出力をそれぞれAND素子とOR素子に接続
し、このAND素子とOR素子の出力をEX−OR素子に接続
し、前記EX−OR素子の出力を“L"または“H"によって、
複数段の負荷ゲートの動作が正常か否かを検出する回路
とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148759A JPH083515B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148759A JPH083515B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022963A JPH022963A (ja) | 1990-01-08 |
| JPH083515B2 true JPH083515B2 (ja) | 1996-01-17 |
Family
ID=15460005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148759A Expired - Fee Related JPH083515B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083515B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0487308B1 (en) * | 1990-11-21 | 2000-01-26 | Canon Kabushiki Kaisha | Color image communication |
-
1988
- 1988-06-15 JP JP63148759A patent/JPH083515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022963A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |