JPH084049B2 - 制御回路 - Google Patents
制御回路Info
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- JPH084049B2 JPH084049B2 JP16717685A JP16717685A JPH084049B2 JP H084049 B2 JPH084049 B2 JP H084049B2 JP 16717685 A JP16717685 A JP 16717685A JP 16717685 A JP16717685 A JP 16717685A JP H084049 B2 JPH084049 B2 JP H084049B2
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- 239000003990 capacitor Substances 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- Power Steering Mechanism (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、走行速度などの物理量に比例した
デューティ比またはデューティ比および周波数を有する
パルス列によって、負荷を駆動させるパワー素子を制御
する回路において、負荷の異常を検出し、パワー素子を
安全に保護するために利用される制御回路に関するもの
である。
デューティ比またはデューティ比および周波数を有する
パルス列によって、負荷を駆動させるパワー素子を制御
する回路において、負荷の異常を検出し、パワー素子を
安全に保護するために利用される制御回路に関するもの
である。
本発明者らは第４図に示す制御回路について検討をす
すめてきた。図において、回路CCは所定の制御パルス列
Ａを発生するパルス列発生回路であって、ゲートG3の入
力ＤがＬレベルのとき、制御パルス列ＡはゲートG3およ
びインバータゲートG4を通じてパワトランジスタT3に付
与される。パワトランジスタT3は制御パルス列Ａを受
け、これに応じた平均電流を流す。これにより、リニア
アクチュエータLAのソレノイドL1には制御パルス列Ａの
デューティに応じた平均電流が流れ、この平均電流値に
応じてばねＳで付勢されたプランジャＰの位置が制御さ
れる。
すめてきた。図において、回路CCは所定の制御パルス列
Ａを発生するパルス列発生回路であって、ゲートG3の入
力ＤがＬレベルのとき、制御パルス列ＡはゲートG3およ
びインバータゲートG4を通じてパワトランジスタT3に付
与される。パワトランジスタT3は制御パルス列Ａを受
け、これに応じた平均電流を流す。これにより、リニア
アクチュエータLAのソレノイドL1には制御パルス列Ａの
デューティに応じた平均電流が流れ、この平均電流値に
応じてばねＳで付勢されたプランジャＰの位置が制御さ
れる。
回路FDは、例えば制御パルス列Ａと端子のソレノイ
ドL1印加信号とを監視する異常検出回路であり、両信号
が正常時の所定の位相関係にあるときには、この回路FD
の出力によりトランジスタT4をオンさせ、端子を接地
しコンデンサC1を短絡するようにしている。このとき、
コンパレータCOM2の出力はＨレベルとなるので、ゲート
G2の入力ＣはＨレベルとされ、ゲートG2の出力はＬレベ
ルとなる。従って、制御回路が正常状態の場合、回路CC
の制御パルス列ＡによりプランジャＰの位置が制御され
ることになる。
ドL1印加信号とを監視する異常検出回路であり、両信号
が正常時の所定の位相関係にあるときには、この回路FD
の出力によりトランジスタT4をオンさせ、端子を接地
しコンデンサC1を短絡するようにしている。このとき、
コンパレータCOM2の出力はＨレベルとなるので、ゲート
G2の入力ＣはＨレベルとされ、ゲートG2の出力はＬレベ
ルとなる。従って、制御回路が正常状態の場合、回路CC
の制御パルス列ＡによりプランジャＰの位置が制御され
ることになる。
ところで、このような制御回路において、端子が接
地へショートするような「異常状態」が発生すると制御
パルス列Ａと端子のソレノイドL1印加信号との位相関
係が変化することになる。この場合、回路FDはこの位相
変化に従ってトランジスタT4をオフする。すると、コン
デンサC1は充電抵抗R8を介して充電されるので、端子
の電圧が上昇することになる。
地へショートするような「異常状態」が発生すると制御
パルス列Ａと端子のソレノイドL1印加信号との位相関
係が変化することになる。この場合、回路FDはこの位相
変化に従ってトランジスタT4をオフする。すると、コン
デンサC1は充電抵抗R8を介して充電されるので、端子
の電圧が上昇することになる。
なお、この端子電圧はコンパレータCOM1の反転入力
端子に入力しており、また、コンパレータCOM1の非反転
入力端子には、分圧抵抗R2,R3,R4にて分圧されたしきい
電圧（VH）が入力している。
端子に入力しており、また、コンパレータCOM1の非反転
入力端子には、分圧抵抗R2,R3,R4にて分圧されたしきい
電圧（VH）が入力している。
さて、端子の電圧が上昇してしきい電圧VHをこえる
と、コンパレータCOM1の出力がＨレベルからＬレベルに
なる。この信号がゲートG1にて反転されてＨレベルとな
ると、トランジスタT1およびトランジスタT2はオンす
る。すると、コンパレータCOM1の非反転入力端子に入力
する電圧は、しきい電圧VHから分圧抵抗R2,R3にて分圧
されたしきい電圧（VL（＜VH））に切り換わり、また、
放電抵抗R1およびトランジスタT1を介してコンデンサC1
の電荷が放電されて、端子の電圧が低下する。すると
今度は、端子の電圧がしきい電圧VLより低くなるた
め、コンパレータCOM1の出力がＬレベルからＨレベルと
なり、トランジスタT1およびトランジスタT2はオフす
る。これに伴い、再び充電抵抗R8を介してコンデンサC1
が充電され、端子の電圧が上昇することになる。
と、コンパレータCOM1の出力がＨレベルからＬレベルに
なる。この信号がゲートG1にて反転されてＨレベルとな
ると、トランジスタT1およびトランジスタT2はオンす
る。すると、コンパレータCOM1の非反転入力端子に入力
する電圧は、しきい電圧VHから分圧抵抗R2,R3にて分圧
されたしきい電圧（VL（＜VH））に切り換わり、また、
放電抵抗R1およびトランジスタT1を介してコンデンサC1
の電荷が放電されて、端子の電圧が低下する。すると
今度は、端子の電圧がしきい電圧VLより低くなるた
め、コンパレータCOM1の出力がＬレベルからＨレベルと
なり、トランジスタT1およびトランジスタT2はオフす
る。これに伴い、再び充電抵抗R8を介してコンデンサC1
が充電され、端子の電圧が上昇することになる。
以上の動作を繰り返すことにより、2H2程度の発振が
第２図（１）のように開始される。
第２図（１）のように開始される。
ここで、コンデンサC1に充電が始まり、端子の電圧
が抵抗R5,R6にて分圧されたコンパレータCOM2のしきい
電圧VT（＜VL）をこえると、ゲートG2の入力ＣがＨレベ
ルからＬレベルになる。このときは、次の理由により、
ゲートG2の出力にはコンパレータCOM1の出力レベルと同
じレベルが出力されることになる。
が抵抗R5,R6にて分圧されたコンパレータCOM2のしきい
電圧VT（＜VL）をこえると、ゲートG2の入力ＣがＨレベ
ルからＬレベルになる。このときは、次の理由により、
ゲートG2の出力にはコンパレータCOM1の出力レベルと同
じレベルが出力されることになる。
すなわち、コンパレータCOM1の出力がＨレベルのと
き、この信号はゲートG1にて反転されるので、ゲートG2
の入力ＢがＬレベルとなるが、ゲートG2の入力が２つと
もＬレベルとなるため、ゲートG2の出力はＨレベルとな
る。つまり、コンパレータCOM2の出力レベルがＬレベル
の場合は、コンパレータCOM1の出力レベルがゲートG2の
出力レベルとなっていることになる。逆に、コンパレー
タCOM1の出力がＬレベルのときは、この信号はゲートG1
にて反転されるので、ゲートG2の入力ＢがＨレベルとな
り、ゲートG2の出力はＬレベルとなる。この場合も同様
に、コンパレータCOM1の出力レベルがゲートG2の出力レ
ベルとなっていることになる。
き、この信号はゲートG1にて反転されるので、ゲートG2
の入力ＢがＬレベルとなるが、ゲートG2の入力が２つと
もＬレベルとなるため、ゲートG2の出力はＨレベルとな
る。つまり、コンパレータCOM2の出力レベルがＬレベル
の場合は、コンパレータCOM1の出力レベルがゲートG2の
出力レベルとなっていることになる。逆に、コンパレー
タCOM1の出力がＬレベルのときは、この信号はゲートG1
にて反転されるので、ゲートG2の入力ＢがＨレベルとな
り、ゲートG2の出力はＬレベルとなる。この場合も同様
に、コンパレータCOM1の出力レベルがゲートG2の出力レ
ベルとなっていることになる。
次に、このような回路構成の制御回路において、端
子が接地へショートするような異常状態となって発振を
開始した後の作動を第２図を用いて検討する。
子が接地へショートするような異常状態となって発振を
開始した後の作動を第２図を用いて検討する。
まず、回路FDの出力によりトランジスタT4がオフされ
ると、コンデンサC1が充電抵抗８を介して充電され始
め、時間t1の間は端子の電圧がしきい電圧VTまで上昇
する（第２図（１））。この時間t1は回路FDの誤検出を
防止するためのマスク時間として設定される。端子の
電圧が上昇すると、時間t1ではしきい電圧VTをこえるの
で、コンパレータCOM2の出力はＬレベルとなり、ゲート
G2の入力ＣにはＬレベルが入力される（第２図
（３））。これに伴い前述した理由により、ゲートG2の
出力レベルはコンパレータCOM1の出力レベルと同じにな
るため、ゲートG2の出力がＨレベルとなり、ゲートG3の
入力ＤにはＨレベルが入力される（第２図（４））。従
って、ゲートG3の出力Ｅ（ゲートG4の入力）は常にＬレ
ベルとなり（第２図（５））、ゲートG3はＡの信号（第
２図（７））を通さなくなる。ゲートG3の出力Ｅは、ゲ
ートG4にて反転されたＨレベルの信号となってゲートG4
の出力Ｆより出力され（第２図（６））、この出力信号
に基づいてトランジスタT3はオフし、時間t1＋t2＋t3の
間はトランジスタT3は保護されることになる。
ると、コンデンサC1が充電抵抗８を介して充電され始
め、時間t1の間は端子の電圧がしきい電圧VTまで上昇
する（第２図（１））。この時間t1は回路FDの誤検出を
防止するためのマスク時間として設定される。端子の
電圧が上昇すると、時間t1ではしきい電圧VTをこえるの
で、コンパレータCOM2の出力はＬレベルとなり、ゲート
G2の入力ＣにはＬレベルが入力される（第２図
（３））。これに伴い前述した理由により、ゲートG2の
出力レベルはコンパレータCOM1の出力レベルと同じにな
るため、ゲートG2の出力がＨレベルとなり、ゲートG3の
入力ＤにはＨレベルが入力される（第２図（４））。従
って、ゲートG3の出力Ｅ（ゲートG4の入力）は常にＬレ
ベルとなり（第２図（５））、ゲートG3はＡの信号（第
２図（７））を通さなくなる。ゲートG3の出力Ｅは、ゲ
ートG4にて反転されたＨレベルの信号となってゲートG4
の出力Ｆより出力され（第２図（６））、この出力信号
に基づいてトランジスタT3はオフし、時間t1＋t2＋t3の
間はトランジスタT3は保護されることになる。
次に、時間t1＋t2＋t3を経過すると、端子の電圧が
コンパレータCOM1のしきい電圧VHをこえることになるの
で、直ちにコンパレータCOM1の出力がＬレベルとなり、
ゲートG1の出力は反転してＨレベルとなり、ゲートG2の
入力ＢにはＨレベルが入力される。（第２図（２））。
これに引き続き、ゲートG2の出力がＬレベルとなり、ゲ
ートG3入力ＤにはＬレベルが入力されるので（第２図
（４））、ゲートG3およびゲートG4はＡの信号を通し
（第２図（５）、（６））、このＡの信号に基づいてト
ランジスタT3はオン・オフ制御されることになる。この
ときは、図４の回路は異常状態であるので、トランジス
タT3はオフさせて保護することが必要であるが、端子
が接地ショートから復帰した場合に回路を正常状態に戻
すために、第２図（１）における時間t4の間トランジス
タT3をオン・オフ制御する必要がある。このオン・オフ
時間t4は、長すぎるとトランジスタT3に大電流が流れる
ことになるので破損をまねき、短すぎると正常状態に復
帰しない。従って、時間t4は適切な時間に設定する必要
がある。
コンパレータCOM1のしきい電圧VHをこえることになるの
で、直ちにコンパレータCOM1の出力がＬレベルとなり、
ゲートG1の出力は反転してＨレベルとなり、ゲートG2の
入力ＢにはＨレベルが入力される。（第２図（２））。
これに引き続き、ゲートG2の出力がＬレベルとなり、ゲ
ートG3入力ＤにはＬレベルが入力されるので（第２図
（４））、ゲートG3およびゲートG4はＡの信号を通し
（第２図（５）、（６））、このＡの信号に基づいてト
ランジスタT3はオン・オフ制御されることになる。この
ときは、図４の回路は異常状態であるので、トランジス
タT3はオフさせて保護することが必要であるが、端子
が接地ショートから復帰した場合に回路を正常状態に戻
すために、第２図（１）における時間t4の間トランジス
タT3をオン・オフ制御する必要がある。このオン・オフ
時間t4は、長すぎるとトランジスタT3に大電流が流れる
ことになるので破損をまねき、短すぎると正常状態に復
帰しない。従って、時間t4は適切な時間に設定する必要
がある。
次に、前述したように、コンデンサC1の充電により
端子の電圧がコンパレータCOM1のしきい電圧VHをこえる
と、コンデンサC1は放電を開始するので、端子の電圧
は下がり始める。そして、時間t1＋t2＋t3＋t4を経過す
ると、端子の電圧がコンパレータCOM1のしきい電圧VL
より低くなる。すると、コンパレータCOM1の出力がＨレ
ベルとなるため、ゲートG1の出力も反転してＬレベルと
なり、ゲートG2の入力ＢにはＬレベルが入力される（第
２図（２））。これに引き続き、ゲートG2の出力がＨレ
ベルとなり、ゲートG3の入力ＤにはＨレベルが入力さ
れ、（第２図（４））、ゲートG3およびゲートG4はＡの
信号を遮断し（第２図（５）、（６））、トランジスタ
T3は再びオフし、トランジスタT3は保護されることにな
る。
端子の電圧がコンパレータCOM1のしきい電圧VHをこえる
と、コンデンサC1は放電を開始するので、端子の電圧
は下がり始める。そして、時間t1＋t2＋t3＋t4を経過す
ると、端子の電圧がコンパレータCOM1のしきい電圧VL
より低くなる。すると、コンパレータCOM1の出力がＨレ
ベルとなるため、ゲートG1の出力も反転してＬレベルと
なり、ゲートG2の入力ＢにはＬレベルが入力される（第
２図（２））。これに引き続き、ゲートG2の出力がＨレ
ベルとなり、ゲートG3の入力ＤにはＨレベルが入力さ
れ、（第２図（４））、ゲートG3およびゲートG4はＡの
信号を遮断し（第２図（５）、（６））、トランジスタ
T3は再びオフし、トランジスタT3は保護されることにな
る。
以上のように、第４図に示すような制御回路は、回路
の端子が接地へショートするような異常状態となった
場合、トランジスタT3をオフしてこれを保護すると共
に、ショートから復帰した場合には、回路を正常状態に
戻すようにしたものである。
の端子が接地へショートするような異常状態となった
場合、トランジスタT3をオフしてこれを保護すると共
に、ショートから復帰した場合には、回路を正常状態に
戻すようにしたものである。
しかしながら、第４図のような制御回路にあっては、
トランジスタT2のサチレーション電圧VCE2のバラツキや
温度特性、および抵抗R2,R3の比と抵抗R5,R6の比にバラ
ツキがあるため、以下に述べる問題が生じることがあ
る。
トランジスタT2のサチレーション電圧VCE2のバラツキや
温度特性、および抵抗R2,R3の比と抵抗R5,R6の比にバラ
ツキがあるため、以下に述べる問題が生じることがあ
る。
すなわち、 第３図（１）に示すように、コンパレータCOM1のしき
い電圧VLとコンパレータCOM2のしきい電圧VTの差ΔＶの
バラツキが大きくなり、場合によっては両者の関係が逆
転する（VL＜VT）。すると、異常状態におけるトランジ
スタT3のオン・オフ制御時間がt4＋t2となって（第２図
（１）に比べて長くなり）、トランジスタT3の破損を招
くという問題である。
い電圧VLとコンパレータCOM2のしきい電圧VTの差ΔＶの
バラツキが大きくなり、場合によっては両者の関係が逆
転する（VL＜VT）。すると、異常状態におけるトランジ
スタT3のオン・オフ制御時間がt4＋t2となって（第２図
（１）に比べて長くなり）、トランジスタT3の破損を招
くという問題である。
そこで、しきい電圧VLとVTの逆転を防止すべく両しき
い電圧の差ΔＶを広げようとして、例えばVLを上げる
と、時間t4が短くなり正常状態への復帰がしにくくな
る。また、逆にVTを下げると、マスク時間t1が短くなり
回路FDの誤検出が防止できなくなる。
い電圧の差ΔＶを広げようとして、例えばVLを上げる
と、時間t4が短くなり正常状態への復帰がしにくくな
る。また、逆にVTを下げると、マスク時間t1が短くなり
回路FDの誤検出が防止できなくなる。
従って、両しきい電圧の差ΔＶを大きくすることは困
難であり、依然として上記問題の解決に至らない。
難であり、依然として上記問題の解決に至らない。
そこで本発明は、上記問題点に鑑みてなされたもので
あって、トランジスタT2のサチレーション電圧VCE2を安
定化し、しきい電圧VLとVTの差ΔＶのバラツキを小さく
して、トランジスタT3の正常状態復帰検出時のオン時間
を安定させることを目的とする。
あって、トランジスタT2のサチレーション電圧VCE2を安
定化し、しきい電圧VLとVTの差ΔＶのバラツキを小さく
して、トランジスタT3の正常状態復帰検出時のオン時間
を安定させることを目的とする。
上述の問題点に鑑み、本願発明は第１図を参照して説
明すると、 充電抵抗（R8）と、 この充電抵抗（R8）に直列接続され、これを介して充
電されるコンデンサ（C1）と、 このコンデンサ（C1）と前記充電抵抗（R8）の接続点
から分岐して接続された放電抵抗（R1）と、 この放電抵抗（R1）に直列接続され、オンして前記コ
ンデンサ（C1）の電荷を前記放電抵抗（R1）を介して放
電する第１スイッチング素子（T1）と、 複数の抵抗からなり、所定の分圧電圧が設定される第
１分圧抵抗群（R2,R3,R4）と、 前記コンデンサ（C1）の充電電圧と前記第１分圧抵抗
群（R2,R3,R4）の分圧電圧とを入力して比較し、充電電
圧が分圧電圧を越えると前記第１スイッチング素子（T
1）をオン状態にする制御信号を出力する第１コンパレ
ータ（COM1）と、 この第１コンパレータ（COM1）の出力側と前記第１分
圧抵抗群との間に接続され、この第１コンパレータ（CO
M1）からの前記制御信号に応動してスイッチング動作
し、前記第１分圧抵抗群の一部の抵抗（R4）を短絡開放
することによってヒステリシスを与える第１トランジス
タ（T2）と、 複数の抵抗からなり、所定の分圧電圧が設定される第
２分圧抵抗群（R5,R6）と、 この第２分圧抵抗群（R5,R6）と直列接続された第２
トランジスタ（T5）と、 前記コンデンサ（C1）の充電電圧と前記第２分圧抵抗
群（R5,R6）の分圧電圧とを入力して比較し、この比較
結果に対応したマスク信号を出力する第２コンパレータ
（COM2）と、 パルス列（Ａ）を出力するパルス列発生回路（CC）
と、 前記第１コンパレータ（COM1）と前記第２コンパレー
タ（COM2）と前記パルス列発生回路（CC）の出力側に接
続され、前記第１コンパレータ（COM1）からの制御信
号、前記第２コンパレータ（COM2）からのマスク信号、
および前記パルス列発生回路（CC）からのパルス列
（Ａ）に応じてオン・オフ制御される第２スイッチング
素子（T3）と、 この第２スイッチング素子（T3）に接続され、この第
２スイッチング素子（T3）のオン・オフ作動に基づいて
駆動するアクチュエータ（LA）と、 前記第２スイッチング素子（T3）と前記アクチュエー
タ（LA）との接続点の接地状態を監視し、接地を検出す
ると接地信号を出力する接地検出回路（FD）と を備え、 接地検出回路（FD）から接地信号が出力されると、前
記コンデンサ（C1）への充放電を繰り返して発振信号を
行う制御回路であって、 前記第１トランジスタ（T2）の負荷電流を一定にする
ために、この第１トランジスタ（T2）のベース回路に接
続された第１の定電流源（IS1）と、 前記第２トランジスタ（T5）の負荷電流を前記第１ト
ランジスタ（T2）のそれと等しくかつ一定にするために
この第２トランジスタ（T5）のベース回路に接続された
第２の定電流源（IS2）と を備えると共に、 前記第２分圧抵抗群（R5,R6）の抵抗値と前記第１分
圧抵抗群（R2,R3,R4）のうち前記第１トランジスタ（T
2）にて短絡された部分の抵抗（R4）を除く部分の抵抗
（R2,R3）の抵抗値とを等しくしたことを特徴とする。
明すると、 充電抵抗（R8）と、 この充電抵抗（R8）に直列接続され、これを介して充
電されるコンデンサ（C1）と、 このコンデンサ（C1）と前記充電抵抗（R8）の接続点
から分岐して接続された放電抵抗（R1）と、 この放電抵抗（R1）に直列接続され、オンして前記コ
ンデンサ（C1）の電荷を前記放電抵抗（R1）を介して放
電する第１スイッチング素子（T1）と、 複数の抵抗からなり、所定の分圧電圧が設定される第
１分圧抵抗群（R2,R3,R4）と、 前記コンデンサ（C1）の充電電圧と前記第１分圧抵抗
群（R2,R3,R4）の分圧電圧とを入力して比較し、充電電
圧が分圧電圧を越えると前記第１スイッチング素子（T
1）をオン状態にする制御信号を出力する第１コンパレ
ータ（COM1）と、 この第１コンパレータ（COM1）の出力側と前記第１分
圧抵抗群との間に接続され、この第１コンパレータ（CO
M1）からの前記制御信号に応動してスイッチング動作
し、前記第１分圧抵抗群の一部の抵抗（R4）を短絡開放
することによってヒステリシスを与える第１トランジス
タ（T2）と、 複数の抵抗からなり、所定の分圧電圧が設定される第
２分圧抵抗群（R5,R6）と、 この第２分圧抵抗群（R5,R6）と直列接続された第２
トランジスタ（T5）と、 前記コンデンサ（C1）の充電電圧と前記第２分圧抵抗
群（R5,R6）の分圧電圧とを入力して比較し、この比較
結果に対応したマスク信号を出力する第２コンパレータ
（COM2）と、 パルス列（Ａ）を出力するパルス列発生回路（CC）
と、 前記第１コンパレータ（COM1）と前記第２コンパレー
タ（COM2）と前記パルス列発生回路（CC）の出力側に接
続され、前記第１コンパレータ（COM1）からの制御信
号、前記第２コンパレータ（COM2）からのマスク信号、
および前記パルス列発生回路（CC）からのパルス列
（Ａ）に応じてオン・オフ制御される第２スイッチング
素子（T3）と、 この第２スイッチング素子（T3）に接続され、この第
２スイッチング素子（T3）のオン・オフ作動に基づいて
駆動するアクチュエータ（LA）と、 前記第２スイッチング素子（T3）と前記アクチュエー
タ（LA）との接続点の接地状態を監視し、接地を検出す
ると接地信号を出力する接地検出回路（FD）と を備え、 接地検出回路（FD）から接地信号が出力されると、前
記コンデンサ（C1）への充放電を繰り返して発振信号を
行う制御回路であって、 前記第１トランジスタ（T2）の負荷電流を一定にする
ために、この第１トランジスタ（T2）のベース回路に接
続された第１の定電流源（IS1）と、 前記第２トランジスタ（T5）の負荷電流を前記第１ト
ランジスタ（T2）のそれと等しくかつ一定にするために
この第２トランジスタ（T5）のベース回路に接続された
第２の定電流源（IS2）と を備えると共に、 前記第２分圧抵抗群（R5,R6）の抵抗値と前記第１分
圧抵抗群（R2,R3,R4）のうち前記第１トランジスタ（T
2）にて短絡された部分の抵抗（R4）を除く部分の抵抗
（R2,R3）の抵抗値とを等しくしたことを特徴とする。
以上のように本発明によれば、発振制御用の第１コン
パレータと発振マスク用の第２コンパレータとの動作レ
ベルを決めるために、第１、第２分圧抵抗群に第１、第
２トランジスタを各々接続すると共に、これら第１、第
２トランジスタのベースへの負荷電流を等しくする第
１、第２の定電流源を備え、かつ第２分圧抵抗群の抵抗
値と、第１分圧抵抗群のうち第１トランジスタにて短絡
された部分の抵抗を除く部分の抵抗値とを等しくしてい
るから、両動作レベルの設定が確実であり、両動作レベ
ルが相互に反転することがなく、確実な制御出力を取り
出すことができる。
パレータと発振マスク用の第２コンパレータとの動作レ
ベルを決めるために、第１、第２分圧抵抗群に第１、第
２トランジスタを各々接続すると共に、これら第１、第
２トランジスタのベースへの負荷電流を等しくする第
１、第２の定電流源を備え、かつ第２分圧抵抗群の抵抗
値と、第１分圧抵抗群のうち第１トランジスタにて短絡
された部分の抵抗を除く部分の抵抗値とを等しくしてい
るから、両動作レベルの設定が確実であり、両動作レベ
ルが相互に反転することがなく、確実な制御出力を取り
出すことができる。
これにより、第１トランジスタ（トランジスタT2）の
サチレーション電圧VCE2は安定化し、しきい電圧VLとVT
の差ΔＶのバラツキは小さくなる。従って、第２スイッ
チング素子（トランジスタT3）の正常状態復帰検出時の
オン時間を安定させることが可能となるという優れた効
果を奏する。
サチレーション電圧VCE2は安定化し、しきい電圧VLとVT
の差ΔＶのバラツキは小さくなる。従って、第２スイッ
チング素子（トランジスタT3）の正常状態復帰検出時の
オン時間を安定させることが可能となるという優れた効
果を奏する。
以下、本願発明の一実施例を図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す電気結線図であり、
第４図に対して特に異なる構成は、第１図によれば、抵
抗６と接地との間に新たに第２トランジスタT5を接続す
ると共に、抵抗値の和R2＋R3とR5＋R6を等しくした点、
および第２トランジスタT5のベースに対して定電流源IS
1,第２トランジスタT5のベースに対してIS2を設けた点
にある。前者の構成は、第１トランジスタT2のコレクタ
負荷電流IC2と第２トランジスタT5のコレクタ負荷電流I
C5を等しくするためになされたものであり、後者の構成
は、第１トランジスタT2のベース電流IB2と第２トラン
ジスタT5のベース電流IB5を等しくするするためになさ
れたものである。また、バッファゲートG5、G6は第１ト
ランジスタT2のベース電流への干渉防止のために設けた
ものである。
第４図に対して特に異なる構成は、第１図によれば、抵
抗６と接地との間に新たに第２トランジスタT5を接続す
ると共に、抵抗値の和R2＋R3とR5＋R6を等しくした点、
および第２トランジスタT5のベースに対して定電流源IS
1,第２トランジスタT5のベースに対してIS2を設けた点
にある。前者の構成は、第１トランジスタT2のコレクタ
負荷電流IC2と第２トランジスタT5のコレクタ負荷電流I
C5を等しくするためになされたものであり、後者の構成
は、第１トランジスタT2のベース電流IB2と第２トラン
ジスタT5のベース電流IB5を等しくするするためになさ
れたものである。また、バッファゲートG5、G6は第１ト
ランジスタT2のベース電流への干渉防止のために設けた
ものである。
なお、本実施例における他の構成において、第４図と
同様な構成は同一の符号を付し、その説明は省略する。
同様な構成は同一の符号を付し、その説明は省略する。
本実施例では、以上のような制御回路を構成するよう
にしたので、第２トランジスタT5のサチレーション電圧
VCE5は第１トランジスタT2のサチレーション電圧VCE2と
等しくなるようになる。これにより、第１コンパレータ
COM1と第２コンパレータCOM2の動作レベルが常に所望の
関係になるように構成されることになる。
にしたので、第２トランジスタT5のサチレーション電圧
VCE5は第１トランジスタT2のサチレーション電圧VCE2と
等しくなるようになる。これにより、第１コンパレータ
COM1と第２コンパレータCOM2の動作レベルが常に所望の
関係になるように構成されることになる。
従って、第３図において説明した不具合、すなわち、
第１コンパレータCOM1のしきい電圧VLと第２コンパレー
タCOM2のしきい電圧VTの関係が逆転し（VL＜VT）、異常
状態におけるトランジスタT3のオン・オフ制御時間がt4
＋t2と長くなる不具合は生じることなく、所定の放電時
間t4が適切に得られることになる。
第１コンパレータCOM1のしきい電圧VLと第２コンパレー
タCOM2のしきい電圧VTの関係が逆転し（VL＜VT）、異常
状態におけるトランジスタT3のオン・オフ制御時間がt4
＋t2と長くなる不具合は生じることなく、所定の放電時
間t4が適切に得られることになる。
これによって、回路FDが異常を検出しているときに、
制御パルス列Ａが決められた時間内でのみトランジスタ
T3に付与されるため、ソレノイドL1またはトランジスタ
T3を損傷することが防止される。
制御パルス列Ａが決められた時間内でのみトランジスタ
T3に付与されるため、ソレノイドL1またはトランジスタ
T3を損傷することが防止される。
また、前述のように、上記問題の発生に寄与している
のは抵抗R2と抵抗R3の比と抵抗R5と抵抗R6の比のバラツ
キ、そして第１トランジスタT2のサチレーション電圧V
CE2のバラツキと温度特性であったが、特に大きく寄与
しているのは後者であるので、後者の対策を施せばかな
りの効果は期待できる。
のは抵抗R2と抵抗R3の比と抵抗R5と抵抗R6の比のバラツ
キ、そして第１トランジスタT2のサチレーション電圧V
CE2のバラツキと温度特性であったが、特に大きく寄与
しているのは後者であるので、後者の対策を施せばかな
りの効果は期待できる。
なお、上記実施例では、第１トランジスタT2のコレク
タ負荷電流IC2と第２トランジスタT5のコレクタ負荷電
流IC5を等しくするために、抵抗値の和R2＋R3とR5＋R6
を等しくするように構成したが、この構成に変えて、抵
抗R7、抵抗R8,コンデンサC1,トランジスタT3、ソレノイ
ドL1以外の回路素子を同一のICに集積化してもよい。こ
れにより、抵抗R2と抵抗R3との比と抵抗R5と抵抗R6との
比のバラツキを同程度になるようにできる。
タ負荷電流IC2と第２トランジスタT5のコレクタ負荷電
流IC5を等しくするために、抵抗値の和R2＋R3とR5＋R6
を等しくするように構成したが、この構成に変えて、抵
抗R7、抵抗R8,コンデンサC1,トランジスタT3、ソレノイ
ドL1以外の回路素子を同一のICに集積化してもよい。こ
れにより、抵抗R2と抵抗R3との比と抵抗R5と抵抗R6との
比のバラツキを同程度になるようにできる。
なお、この回路を自動車用パワステアリングの車速感
応制御装置に適用する場合、回路は走行速度に比例した
デューティ比またはデューティ比および周波数を有する
パルス列を発生し、リニアアクチュエータLAによりその
電流値に応じてステアリング助勢機構の助勢力を加減す
るように構成される。
応制御装置に適用する場合、回路は走行速度に比例した
デューティ比またはデューティ比および周波数を有する
パルス列を発生し、リニアアクチュエータLAによりその
電流値に応じてステアリング助勢機構の助勢力を加減す
るように構成される。
第１図は本発明の一実施例を示す電気結線図、第２図お
よび第３図は動作例を示すタイムチャート、第４図は本
発明の案出前の回路構成を示す電気結線図である。 C1……コンデンサ、R1……放電抵抗、R2,R3,R4……第１
分圧抵抗、R5,R6……第２分圧抵抗、R8……充電抵抗、T
1……制御スイッチ素子をなすトランジスタ、T2……第
１トランジスタ、T5……第２トランジスタ、COM1……第
１コンパレータ、COM2……第２コンパレータ、IS1,IS2
……定電流源。
よび第３図は動作例を示すタイムチャート、第４図は本
発明の案出前の回路構成を示す電気結線図である。 C1……コンデンサ、R1……放電抵抗、R2,R3,R4……第１
分圧抵抗、R5,R6……第２分圧抵抗、R8……充電抵抗、T
1……制御スイッチ素子をなすトランジスタ、T2……第
１トランジスタ、T5……第２トランジスタ、COM1……第
１コンパレータ、COM2……第２コンパレータ、IS1,IS2
……定電流源。
Claims (1)
- 【請求項１】充電抵抗（R8）と、 この充電抵抗（R8）に直列接続され、これを介して充電
されるコンデンサ（C1）と、 このコンデンサ（C1）と前記充電抵抗（R8）の接続点か
ら分岐して接続された放電抵抗（R1）と、 この放電抵抗（R1）に直列接続され、オンして前記コン
デンサ（C1）の電荷を前記放電抵抗（R1）を介して放電
する第１スイッチング素子（T1）と、 複数の抵抗からなり、所定の分圧電圧が設定される第１
分圧抵抗群（R2,R3,R4）と、 前記コンデンサ（C1）の充電電圧と前記第１分圧抵抗群
（R2,R3,R4）の分圧電圧とを入力して比較し、充電電圧
が分圧電圧を越えると前記第１スイッチング素子（T1）
をオン状態にする制御信号を出力する第１コンパレータ
（COM1）と、 この第１コンパレータ（COM1）の出力側と前記第１分圧
抵抗群との間に接続され、この第１コンパレータ（COM
1）からの前記制御信号に応動してスイッチング動作
し、前記第１分圧抵抗群の一部の抵抗（R4）を短絡開放
することによってヒステリシスを与える第１トランジス
タ（T2）と、 複数の抵抗からなり、所定の分圧電圧が設定される第２
分圧抵抗群（R5,R6）と、 この第２分圧抵抗群（R5,R6）と直列接続された第２ト
ランジスタ（T5）と、 前記コンデンサ（C1）の充電電圧と前記第２分圧抵抗群
（R5,R6）の分圧電圧とを入力して比較し、この比較結
果に対応したマスク信号を出力する第２コンパレータ
（COM2）と、 パルス列（Ａ）を出力するパルス列発生回路（CC）と、 前記第１コンパレータ（COM1）と前記第２コンパレータ
（COM2）と前記パルス列発生回路（CC）の出力側に接続
され、前記第１コンパレータ（COM1）からの制御信号、
前記第２コンパレータ（COM2）からのマスク信号、およ
び前記パルス列発生回路（CC）からのパルス列（Ａ）に
応じてオン・オフ制御される第２スイッチング素子（T
3）と、 この第２スイッチング素子（T3）に接続され、この第２
スイッチング素子（T3）のオン・オフ作動に基づいて駆
動するアクチュエータ（LA）と、 前記第２スイッチング素子（T3）と前記アクチュエータ
（LA）との接続点の接地状態を監視し、接地を検出する
と接地信号を出力する接地検出回路（FD）と を備え、 接地検出回路（FD）から接地信号が出力されると、前記
コンデンサ（C1）への充放電を繰り返して発振作動を行
う制御回路であって、 前記第１トランジスタ（T2）の負荷電流を一定にするた
めに、この第１トランジスタ（T2）のベース回路に接続
された第１の定電流源（IS1）と、 前記第２トランジスタ（T5）の負荷電流を前記第１トラ
ンジスタ（T2）のそれと等しくかつ一定にするためにこ
の第２トランジスタ（T5）のベース回路に接続された第
２の定電流源（IS2）と を備えると共に、 前記第２分圧抵抗群（R5,R6）の抵抗値と前記第１分圧
抵抗群（R2,R3,R4）のうち前記第１トランジスタ（T2）
にて短絡された部分の抵抗（R4）を除く部分の抵抗（R
2,R3）の抵抗値とを等しくしたことを特徴とする制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717685A JPH084049B2 (ja) | 1985-07-29 | 1985-07-29 | 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717685A JPH084049B2 (ja) | 1985-07-29 | 1985-07-29 | 制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229112A JPS6229112A (ja) | 1987-02-07 |
| JPH084049B2 true JPH084049B2 (ja) | 1996-01-17 |
Family
ID=15844827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16717685A Expired - Fee Related JPH084049B2 (ja) | 1985-07-29 | 1985-07-29 | 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084049B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021141354A (ja) * | 2020-03-02 | 2021-09-16 | Ｎｅｃエンベデッドプロダクツ株式会社 | 監視電圧閾値切替回路、リセット監視システム、制御信号生成回路が行う処理方法及びプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5635034B2 (ja) * | 2012-04-06 | 2014-12-03 | 株式会社日本製鋼所 | ソレノイドの駆動回路 |
-
1985
- 1985-07-29 JP JP16717685A patent/JPH084049B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021141354A (ja) * | 2020-03-02 | 2021-09-16 | Ｎｅｃエンベデッドプロダクツ株式会社 | 監視電圧閾値切替回路、リセット監視システム、制御信号生成回路が行う処理方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229112A (ja) | 1987-02-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |