JPH084123B2 - モノリシツクな集積回路中のパラシチツクなトランジスタ−の駆動効果に対する保護デバイス - Google Patents
モノリシツクな集積回路中のパラシチツクなトランジスタ−の駆動効果に対する保護デバイスInfo
- Publication number
- JPH084123B2 JPH084123B2 JP61281622A JP28162286A JPH084123B2 JP H084123 B2 JPH084123 B2 JP H084123B2 JP 61281622 A JP61281622 A JP 61281622A JP 28162286 A JP28162286 A JP 28162286A JP H084123 B2 JPH084123 B2 JP H084123B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pnp
- protection
- protected
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、バイポーラー型モノリシック集積回路のパ
ラシチックトランジスターの駆動効果に対する、PNPパ
ワートランジスターのための保護デバイスに関する。
ラシチックトランジスターの駆動効果に対する、PNPパ
ワートランジスターのための保護デバイスに関する。
（従来技術及びその問題点） 当業者に周知な通り、バイポーラー技術のモノリシッ
クな集積回路では、例えば負荷インピーダンスの過度の
偏倚や回路の操作中の他の異常状態により生ずる１又は
それ以上のトランジスターの飽和等の極端な作動条件の
発生により証明される回路配置中に物理的に隣接する能
動デバイス中の“相互作用”に関する特別な問題があ
る。
クな集積回路では、例えば負荷インピーダンスの過度の
偏倚や回路の操作中の他の異常状態により生ずる１又は
それ以上のトランジスターの飽和等の極端な作動条件の
発生により証明される回路配置中に物理的に隣接する能
動デバイス中の“相互作用”に関する特別な問題があ
る。
該“相互作用”は、特定の隣接するPNPトランジスタ
ー中で、デバイスの異常な駆動を伴って真性トランジス
ターの接合を通して“パラシチックなトランジスター”
の形成、つまりエクサイテーションを示し、これは破壊
的な降伏現象ももたらす。
ー中で、デバイスの異常な駆動を伴って真性トランジス
ターの接合を通して“パラシチックなトランジスター”
の形成、つまりエクサイテーションを示し、これは破壊
的な降伏現象ももたらす。
一般にこの問題は、トランジスターが偶然に例えば集
積回路の外のトランジスターの負荷インピーダンスの変
化により飽和に導かれることだけでなく、比較的高い電
流レベルの両者の場合に、集積回路の出力段の集積パワ
ートランジスターの場合に特別の関心がある。
積回路の外のトランジスターの負荷インピーダンスの変
化により飽和に導かれることだけでなく、比較的高い電
流レベルの両者の場合に、集積回路の出力段の集積パワ
ートランジスターの場合に特別の関心がある。
しかし、出力パワー段の条件とは異なった一連の回路
条件が存在し、そこでは上記した問題が生じている。
条件が存在し、そこでは上記した問題が生じている。
例えばそのような問題は、誘導的又は容量的な負荷を
駆動し、従って所謂“ビローグラウンド（below groun
d）”の問題を受けやすい回路中で特別の関心がある。
駆動し、従って所謂“ビローグラウンド（below groun
d）”の問題を受けやすい回路中で特別の関心がある。
（発明の目的） 本発明の主目的は、集積回路の操作の特別の条件が発
生したときにパラシチックなトランジスターを発生させ
る効果を効果的に妨げるための保護デバイスを提供する
ことにある。
生したときにパラシチックなトランジスターを発生させ
る効果を効果的に妨げるための保護デバイスを提供する
ことにある。
（問題点を解決するための手段） この目的及び他の利点は、PNP＋NPNの典型的な集積複
合構造を、そのコレクターとエミッターを、それぞれPN
P＋NPNの複合構造のベースとエミッター間に接続したパ
ラシチックなNPNトランジスターによる不当な駆動から
保護することに特別の効果を生じさせる本発明の対象で
ある保護デバイスにより得ることができる。
合構造を、そのコレクターとエミッターを、それぞれPN
P＋NPNの複合構造のベースとエミッター間に接続したパ
ラシチックなNPNトランジスターによる不当な駆動から
保護することに特別の効果を生じさせる本発明の対象で
ある保護デバイスにより得ることができる。
本発明の保護デバイスは、集積回路の配置の好適な位
置に、保護されるべきPNPトランジスター（又はPNP＋NP
Nの複合構造）のベース接続点に接続されたコレクター
を有するPNPトランジスターを挿入することにより満た
され、そしてそのエミッターは保護されるべきPNPトラ
ンジスターのエミッターと同じ接続点又は保護されるべ
きPNPトランジスターのエミッターの接続点の電圧より
高い電圧の接続点に接続されていてもよく、一方保護ト
ランジスターのベースは接続されずに残されていてもよ
いがより好ましくはそれはトランジスターのβを制御す
るためのネットワークに好適に接続されている。
置に、保護されるべきPNPトランジスター（又はPNP＋NP
Nの複合構造）のベース接続点に接続されたコレクター
を有するPNPトランジスターを挿入することにより満た
され、そしてそのエミッターは保護されるべきPNPトラ
ンジスターのエミッターと同じ接続点又は保護されるべ
きPNPトランジスターのエミッターの接続点の電圧より
高い電圧の接続点に接続されていてもよく、一方保護ト
ランジスターのベースは接続されずに残されていてもよ
いがより好ましくはそれはトランジスターのβを制御す
るためのネットワークに好適に接続されている。
トランジスターのβのためのこのような制御ネットワ
ークは、まず第１に反漏洩機能、つまり保護トランジス
ターが非永続的“事件”により不当に通電される可能性
を減少させる機能を有し、更にこのような制御ネットワ
ークの適用はβ（設計段階で）を正確に調節し保護トラ
ンジスターのより効率的な介在を提供することを許容す
る。
ークは、まず第１に反漏洩機能、つまり保護トランジス
ターが非永続的“事件”により不当に通電される可能性
を減少させる機能を有し、更にこのような制御ネットワ
ークの適用はβ（設計段階で）を正確に調節し保護トラ
ンジスターのより効率的な介在を提供することを許容す
る。
該制御ネットワークは、保護トランジスターのベース
とエミッター間に接続されたダイオード及び／又は抵抗
により構成されている。
とエミッター間に接続されたダイオード及び／又は抵抗
により構成されている。
本発明の目的に従って、パラシチックトランジスター
は集積回路中の配置における種々の領域又は“ポケッ
ト”に関するその相対位置と大きさのためそれが偶然に
オンになったときはいつでも、保護されるべきPNPトラ
ンジスター（又はPNP＋NPNの複合構造）だけでなく保護
トランジスターとも相互作用をして、該保護PNPトラン
ジスターが保護されるべきPNPトランジスターのベース
接続点にパラシチックトランジスターによりそれがオン
になった結果生ずる該接続点から引き抜かれる電流に等
しいかより大きな量の電流を供給して、これにより前記
保護されるべきPNPトランジスター（又はPNP＋NPNの複
合構造）がパラシチックトランジスターにより不当にオ
ンにされることを防止する。
は集積回路中の配置における種々の領域又は“ポケッ
ト”に関するその相対位置と大きさのためそれが偶然に
オンになったときはいつでも、保護されるべきPNPトラ
ンジスター（又はPNP＋NPNの複合構造）だけでなく保護
トランジスターとも相互作用をして、該保護PNPトラン
ジスターが保護されるべきPNPトランジスターのベース
接続点にパラシチックトランジスターによりそれがオン
になった結果生ずる該接続点から引き抜かれる電流に等
しいかより大きな量の電流を供給して、これにより前記
保護されるべきPNPトランジスター（又はPNP＋NPNの複
合構造）がパラシチックトランジスターにより不当にオ
ンにされることを防止する。
このような条件は、保護されるべきPNPトランジスタ
ーの大きさに類似した大きさの保護PNPトランジスター
を製造し、パラシチックトランジスターのエミッターポ
ケット（異常に低い電圧を受けやすい真性トランジスタ
ーのコレクターのポケットに典型的に対応する）から実
質的に類似した距離にある該２つのPNPトランジスター
のベースに関して２つのポケット又は領域を配列させる
ことにより得ることもでき、これにより、（釣り合いに
よって）該パラシチックトランジスターは保護PNPトラ
ンジスターのベースからだけでなく保護されるべきPNP
トランジスターのベースの接続点からの両者から実質的
に同一の電流を引き抜き従って保護トランジスターはそ
のコレクターを通して保護されるべきPNPトランジスタ
ーのベースの接続点に、少なくともパラシチックトラン
ジスターにより引き抜かれる電流と等しいかより大きい
電流を出力する。
ーの大きさに類似した大きさの保護PNPトランジスター
を製造し、パラシチックトランジスターのエミッターポ
ケット（異常に低い電圧を受けやすい真性トランジスタ
ーのコレクターのポケットに典型的に対応する）から実
質的に類似した距離にある該２つのPNPトランジスター
のベースに関して２つのポケット又は領域を配列させる
ことにより得ることもでき、これにより、（釣り合いに
よって）該パラシチックトランジスターは保護PNPトラ
ンジスターのベースからだけでなく保護されるべきPNP
トランジスターのベースの接続点からの両者から実質的
に同一の電流を引き抜き従って保護トランジスターはそ
のコレクターを通して保護されるべきPNPトランジスタ
ーのベースの接続点に、少なくともパラシチックトラン
ジスターにより引き抜かれる電流と等しいかより大きい
電流を出力する。
しかしより有利にするためには、保護トランジスター
のβを好適に調節して（ベースの極性のあるネットワー
クに好適な値の抵抗を挿入することにより）、保護され
るべきトランジスターのベースの接続点への出力電流を
バランスさせるための保護PNPトランジスターのゲイン
の複式の効果を開発し、このような接続点からパラシチ
ックトランジスターにより引き抜かれる量と等しいかよ
り大きくすることが好ましい。
のβを好適に調節して（ベースの極性のあるネットワー
クに好適な値の抵抗を挿入することにより）、保護され
るべきトランジスターのベースの接続点への出力電流を
バランスさせるための保護PNPトランジスターのゲイン
の複式の効果を開発し、このような接続点からパラシチ
ックトランジスターにより引き抜かれる量と等しいかよ
り大きくすることが好ましい。
それの利点は、ある限界内で満足すべき補償を得るた
めの好適な方法で保護PNPトランジスターのβを調節す
ることが可能である限り、保護PNPトランジスターの大
きさを大幅に減少させることと、集積回路の配置中の異
なった真性トランジスターに関する種々のポケット又は
領域の空間的な配置の選択の自由度を大きくする可能性
とから成る。
めの好適な方法で保護PNPトランジスターのβを調節す
ることが可能である限り、保護PNPトランジスターの大
きさを大幅に減少させることと、集積回路の配置中の異
なった真性トランジスターに関する種々のポケット又は
領域の空間的な配置の選択の自由度を大きくする可能性
とから成る。
本発明をより容易に理解することを目的として、添付
図面を参照しかつ本発明の好ましい実施例を例示しなが
ら説明を進める。
図面を参照しかつ本発明の好ましい実施例を例示しなが
ら説明を進める。
（実施例） 第１図は、本発明が関連する技術的問題の解決法と本
発明に従ってそのような問題が解決される方法の両者を
例示する役割を果たすバイポーラー型のモノリシックな
集積回路の回路部分のダイアグラムである。
発明に従ってそのような問題が解決される方法の両者を
例示する役割を果たすバイポーラー型のモノリシックな
集積回路の回路部分のダイアグラムである。
第２図は、第１図の集積回路の配置、つまりトポグラ
フィー中で、パラシチックなトランジスターが必然的に
互いに近接して配置された真性トランジスターと相互作
用する方法を概略的に示すものである。
フィー中で、パラシチックなトランジスターが必然的に
互いに近接して配置された真性トランジスターと相互作
用する方法を概略的に示すものである。
第３図は、第１図のような集積回路で共通して使用さ
れるPNP＋NPNの典型的な複合構造をもたらし、第１図の
NPNトランジスターT1の機能だけでなく、パラシチック
なトランジスターがそれに隣接する真性のPNPトランジ
スターと相互作用を行うネガチィブで危険な方法を有す
る第１図の回路ダイアグラムの部分である。
れるPNP＋NPNの典型的な複合構造をもたらし、第１図の
NPNトランジスターT1の機能だけでなく、パラシチック
なトランジスターがそれに隣接する真性のPNPトランジ
スターと相互作用を行うネガチィブで危険な方法を有す
る第１図の回路ダイアグラムの部分である。
第４図は、本発明に従って修正された上記第３図の回
路ダイアグラムと同じ部分である。
路ダイアグラムと同じ部分である。
第１図の回路は、モノリシックに集積されたトランジ
スターT1、T2、T3及びT4が集積回路のピン又はターミナ
ルＡ及びＢに接続された外部コイルＬにより第１図中に
表された誘導負荷を駆動するために必要な典型的な場合
を示している。
スターT1、T2、T3及びT4が集積回路のピン又はターミナ
ルＡ及びＢに接続された外部コイルＬにより第１図中に
表された誘導負荷を駆動するために必要な典型的な場合
を示している。
第１図の特別な回路が動作される方法は、容易に理解
され、IN1及びIN2ターミナルにそれぞれ適用されるシグ
ナルの電圧の次のレベル条件によりまとめることができ
る。
され、IN1及びIN2ターミナルにそれぞれ適用されるシグ
ナルの電圧の次のレベル条件によりまとめることができ
る。
IN1＝高 T1＝オン T2＝オフ IN1＝低 T1＝オフ T2＝オン IN2＝高 T3＝オン T4＝オフ IN2＝低 T3＝オフ T4＝オン IN1が高くIN2が低い、つまりトランジスターT1及びT4
がオンでトランジスターT2及びT3がオフである特別な場
合を仮定すると、ターミナルＡ及びＢ間のコイルＬ中に
は、電圧VCCと負荷Ｌの特性により決定される値の方向
→を有する電流が生ずる。
がオンでトランジスターT2及びT3がオフである特別な場
合を仮定すると、ターミナルＡ及びＢ間のコイルＬ中に
は、電圧VCCと負荷Ｌの特性により決定される値の方向
→を有する電流が生ずる。
今IN1の状態を逆転させる、つまりシグナルを高い値
から低い値にすると、トランジスターT1がオフになりト
ランジスターT2がオンになる。そしてスイッチングの初
めの状態からコイルＬを通る電流Ｉの相殺までで接続点
Ａは−VD2に等しい負の電圧になる。コイルＬを通る電
流が鋭い強度変化を有することができないため、これは
同じ流れの方向Ａ→Ｂを維持する傾向にある。
から低い値にすると、トランジスターT1がオフになりト
ランジスターT2がオンになる。そしてスイッチングの初
めの状態からコイルＬを通る電流Ｉの相殺までで接続点
Ａは−VD2に等しい負の電圧になる。コイルＬを通る電
流が鋭い強度変化を有することができないため、これは
同じ流れの方向Ａ→Ｂを維持する傾向にある。
オフにされたトランジスターT1を電流は通ることがで
きず、他方逆方向にバイアスされたダイオードD1も通る
ことができず更に逆方向に通ることができるようにされ
たT2も通ることができないので、可能な経路はダイオー
ドD2を通るもののみで、接地された該ダイオードは接続
点Ａの電圧を−VD2（−0.7V）にする。その結果トラン
ジスターT2のコレクターも−0.7Vとなる。
きず、他方逆方向にバイアスされたダイオードD1も通る
ことができず更に逆方向に通ることができるようにされ
たT2も通ることができないので、可能な経路はダイオー
ドD2を通るもののみで、接地された該ダイオードは接続
点Ａの電圧を−VD2（−0.7V）にする。その結果トラン
ジスターT2のコレクターも−0.7Vとなる。
コレクターが−0.7Vとなることのあるバイポーラー型
集積回路では、それがパラシチックなトランジスターを
刺激してデバイスの操作中にいくつかの異常な状況を作
りだす。
集積回路では、それがパラシチックなトランジスターを
刺激してデバイスの操作中にいくつかの異常な状況を作
りだす。
該現象は第２図に概略的に例示され、そこでは集積回
路の個々のトランジスターに関連する多くのポケット又
は領域として四角形１、２、３及び４が示されている。
例えばポケット又は領域１（例えば第１図の回路のトラ
ンジスターT2のコレクター領域に対応する）の電圧が−
0.7Vに落ちると、該図中に符号で示されたパラシチック
なトランジスターがオンになり、他の（真性）トランジ
スターの隣接するポケット又は領域から電流を引き抜
く。もし近くに以下に例示するように接続されたPNPト
ランジスターがありそれが前記パラシチックなトランジ
スターにより不当にオンにされると、該状況は非常に臨
界的になる。
路の個々のトランジスターに関連する多くのポケット又
は領域として四角形１、２、３及び４が示されている。
例えばポケット又は領域１（例えば第１図の回路のトラ
ンジスターT2のコレクター領域に対応する）の電圧が−
0.7Vに落ちると、該図中に符号で示されたパラシチック
なトランジスターがオンになり、他の（真性）トランジ
スターの隣接するポケット又は領域から電流を引き抜
く。もし近くに以下に例示するように接続されたPNPト
ランジスターがありそれが前記パラシチックなトランジ
スターにより不当にオンにされると、該状況は非常に臨
界的になる。
当業者に周知な通り、第１図の回路のトランジスター
T1を満たすために通常使用される構造は一般に、四角の
点線で第３図中に示されたPNPトランジスターT1A及びNP
NトランジスターT1Bにより形成されたPNP＋NPNの集積複
合構造である。従ってパラシチックトランジスターがPN
PトランジスターT1Aを駆動し、それがNPNトランジスタ
ーT1Bを駆動することにより、集積回路の正常な操作で
はオフに維持されたままの構造T1を通電状態に導く。
T1を満たすために通常使用される構造は一般に、四角の
点線で第３図中に示されたPNPトランジスターT1A及びNP
NトランジスターT1Bにより形成されたPNP＋NPNの集積複
合構造である。従ってパラシチックトランジスターがPN
PトランジスターT1Aを駆動し、それがNPNトランジスタ
ーT1Bを駆動することにより、集積回路の正常な操作で
はオフに維持されたままの構造T1を通電状態に導く。
パラシチックトランジスターによるこのような異常な
駆動は、複合構造T1の不可逆的な降伏現象の可能性も伴
う。
駆動は、複合構造T1の不可逆的な降伏現象の可能性も伴
う。
このような場合には、明らかにポケット又は領域は大
地よりも低い電圧にされたもの、つまり特定の例ではト
ランジスターT2のコレクターにより近く位置し、パラシ
チックトランジスターによりより強く影響される。他
方、回路の配置中の異なったトランジスターに属する領
域を十分に離間させてパラシチックトランジスターのエ
クサイテーションの結果である効果を防止し又は減少さ
せることは明らかな集積上の要求のためしばしば不可能
となることがある。
地よりも低い電圧にされたもの、つまり特定の例ではト
ランジスターT2のコレクターにより近く位置し、パラシ
チックトランジスターによりより強く影響される。他
方、回路の配置中の異なったトランジスターに属する領
域を十分に離間させてパラシチックトランジスターのエ
クサイテーションの結果である効果を防止し又は減少さ
せることは明らかな集積上の要求のためしばしば不可能
となることがある。
本発明の対象である保護デバイスが第４図に概略的に
例示され、第４図は本発明に従って修正された上記第３
図の回路ダイアグラムの同じ部分を示している。
例示され、第４図は本発明に従って修正された上記第３
図の回路ダイアグラムの同じ部分を示している。
保護PNPトランジスターTIは、トランジスターT2のコ
レクターのポケット又は領域のすぐ近くの集積回路の配
置中に、好ましくはこの後者のポケットにトランジスタ
ーT1Aよりも近くなるように位置している。
レクターのポケット又は領域のすぐ近くの集積回路の配
置中に、好ましくはこの後者のポケットにトランジスタ
ーT1Aよりも近くなるように位置している。
該保護PNPトランジスターTIは、保護されるべきPNPト
ランジスターT1Aのベースの接続点に接続されたコレク
ターと、該トランジスターT1Aのエミッターの接続点に
接続されたエミッター（しかしその代わりに前述のTIの
エミッターはT1Aのエミッターの電圧よりも大きい電圧
の接続点に接続していてもよい）と、該保護トランジス
ターTIのベースとエミッター間にダイオード又は好まし
くは好適な値の抵抗を接続することにより一般に製造さ
れる制御バイアスネットワークに接続されたベースとを
有している。
ランジスターT1Aのベースの接続点に接続されたコレク
ターと、該トランジスターT1Aのエミッターの接続点に
接続されたエミッター（しかしその代わりに前述のTIの
エミッターはT1Aのエミッターの電圧よりも大きい電圧
の接続点に接続していてもよい）と、該保護トランジス
ターTIのベースとエミッター間にダイオード又は好まし
くは好適な値の抵抗を接続することにより一般に製造さ
れる制御バイアスネットワークに接続されたベースとを
有している。
例えば該保護トランジスターTIがそのベースポケット
の区画が保護されるべきトランジスターT1Aのベースポ
ケットの区画のおおよそ半分に対応し、該２つのポケッ
トがおおよそトランジスターT2のコレクターのポケット
から同じ距離だけ離れていると仮定すると、これらの条
件下では接続点Ａ（つまりトランジスターT2のコレクタ
ー）の電圧の降下により大地の電圧より低いエキサイト
されたパラシチックトランジスターは、保護トランジス
ターTIと保護されるべきトランジスターT1Aのそれぞれ
のベースに対して類似した作用を有する。
の区画が保護されるべきトランジスターT1Aのベースポ
ケットの区画のおおよそ半分に対応し、該２つのポケッ
トがおおよそトランジスターT2のコレクターのポケット
から同じ距離だけ離れていると仮定すると、これらの条
件下では接続点Ａ（つまりトランジスターT2のコレクタ
ー）の電圧の降下により大地の電圧より低いエキサイト
されたパラシチックトランジスターは、保護トランジス
ターTIと保護されるべきトランジスターT1Aのそれぞれ
のベースに対して類似した作用を有する。
換言すると、パラシチックトランジスターが例えば接
続点１から50μＡを引き抜くと、それは接続点２（TIの
ベースのポケットと比較して二倍のサイズを有するT1A
のベースのポケット）から約100μＡを引き抜く。
続点１から50μＡを引き抜くと、それは接続点２（TIの
ベースのポケットと比較して二倍のサイズを有するT1A
のベースのポケット）から約100μＡを引き抜く。
しかし同時に、保護トランジスターTIはβ×50μＡに
等しい電流を接続点２に出力し、接続点２の電流を集め
ると保護されるべきトランジスターT1Aはβ×50−100μ
Ａに等しい電流をそのベースに有することになる。
等しい電流を接続点２に出力し、接続点２の電流を集め
ると保護されるべきトランジスターT1Aはβ×50−100μ
Ａに等しい電流をそのベースに有することになる。
従って設計の段階で注意を払って、ベースのバイアス
ネットワーク中に好適な値の抵抗を挿入することにより
約２になるようにする等して保護トランジスターTIのβ
を調節すると、保護トランジスターによる接続点２への
電流の出力が100μＡに等しくなり、これによりトラン
ジスターT1Aはオフに維持されて異常なオンが生じるこ
とを防止する。
ネットワーク中に好適な値の抵抗を挿入することにより
約２になるようにする等して保護トランジスターTIのβ
を調節すると、保護トランジスターによる接続点２への
電流の出力が100μＡに等しくなり、これによりトラン
ジスターT1Aはオフに維持されて異常なオンが生じるこ
とを防止する。
特に好ましい特定の適用につき本発明を説明してきた
が、当業者には明らかであるように、本発明は本発明の
範囲内で異なった型の回路に成功裏に適用することがで
きる。
が、当業者には明らかであるように、本発明は本発明の
範囲内で異なった型の回路に成功裏に適用することがで
きる。
第１図は、本発明が関連する技術的問題の解決法と本発
明に従ってそのような問題が解決される方法の両者を例
示する役割を果たすバイポーラー型のモノリシックな集
積回路の回路部分のダイアグラムである。 第２図は、第１図の集積回路の配置、つまりトポグラフ
ィー中で、パラシチックなトランジスターが必然的に互
いに近接して配置された真性トランジスターと相互作用
する方法を概略的に示すものである。 第３図は、第１図のような集積回路で共通して使用され
るPNP＋NPNの典型的な複合構造をもたらし、第１図のNP
NトランジスターT1の機能だけでなく、パラシチックな
トランジスターがそれに隣接する真性のPNPトランジス
ターと相互作用を行うネガチィブで危険な方法を有する
第１図の回路ダイアグラムの部分である。 第４図は、本発明に従って修正された上記第３図の回路
ダイアグラムと同じ部分である。 TI……保護トランジスター T1A……保護されるべきトランジスター T1、T2、T3及びT4……トランジスター Ａ、Ｂ……接続点 Ｌ……コイル
明に従ってそのような問題が解決される方法の両者を例
示する役割を果たすバイポーラー型のモノリシックな集
積回路の回路部分のダイアグラムである。 第２図は、第１図の集積回路の配置、つまりトポグラフ
ィー中で、パラシチックなトランジスターが必然的に互
いに近接して配置された真性トランジスターと相互作用
する方法を概略的に示すものである。 第３図は、第１図のような集積回路で共通して使用され
るPNP＋NPNの典型的な複合構造をもたらし、第１図のNP
NトランジスターT1の機能だけでなく、パラシチックな
トランジスターがそれに隣接する真性のPNPトランジス
ターと相互作用を行うネガチィブで危険な方法を有する
第１図の回路ダイアグラムの部分である。 第４図は、本発明に従って修正された上記第３図の回路
ダイアグラムと同じ部分である。 TI……保護トランジスター T1A……保護されるべきトランジスター T1、T2、T3及びT4……トランジスター Ａ、Ｂ……接続点 Ｌ……コイル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/62 Ｈ０３Ｋ 17/08 Ｂ 0836−5Ｋ
Claims (5)
- 【請求項１】保護されるべきトランジスターのベースの
接続点に接続されたコレクターと該保護されるべきトラ
ンジスターのエミッターの電圧と等しいかより大きい電
圧である接続点に接続されたエミッターを有する保護PN
Pトランジスターから成り、パラシチックなトランジス
ターが前記保護されるべきトランジスター及び保護トラ
ンジスターのベースから電流を吸引し、該PNP保護トラ
ンジスターが保護されるべきPNPトランジスターのベー
スへバランスさせるための電流を供給するように接続さ
れた、該保護トランジスターが集積回路中の前記保護さ
れるべきPNPトランジスターに実質的に隣接した位置に
存在する、バイポーラー型モノリシック集積回路の配置
における隣接するPNPトランジスターへのパラシチック
なトランジスターの駆動効果に対する保護デバイス。 - 【請求項２】保護PNPトランジスターのベースが接続さ
れずに残されている特許請求の範囲第１項に記載の保護
デバイス。 - 【請求項３】保護PNPトランジスターのベースがβを制
御するためのネットワークに接続されている特許請求の
範囲第１項に記載の保護デバイス。 - 【請求項４】保護PNPトランジスターが保護されるべきP
NPトランジスターと実質的に同じ大きさを有し、それぞ
れのベースのポケットがパラシチックトランジスターの
エミッターのポケットから実質的に同じ距離にあり、か
つ該保護トランジスターのβが実質的に１に等しい特許
請求の範囲第３項に記載の保護デバイス。 - 【請求項５】保護PNPトランジスターの大きさが保護さ
れるべきPNPトランジスターの大きさよりも小さく、β
が１より大きい特許請求の範囲第１項に記載の保護デバ
イス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT23012A/85 | 1985-11-27 | ||
| IT23012/85A IT1186110B (it) | 1985-11-27 | 1985-11-27 | Dispositivo di protezione contro l'effetto filotante di transitori parassiti in circuiti integrati monolitici |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188356A JPS62188356A (ja) | 1987-08-17 |
| JPH084123B2 true JPH084123B2 (ja) | 1996-01-17 |
Family
ID=11202872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281622A Expired - Lifetime JPH084123B2 (ja) | 1985-11-27 | 1986-11-26 | モノリシツクな集積回路中のパラシチツクなトランジスタ−の駆動効果に対する保護デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4775912A (ja) |
| JP (1) | JPH084123B2 (ja) |
| DE (1) | DE3639731C2 (ja) |
| FR (1) | FR2590726B1 (ja) |
| IT (1) | IT1186110B (ja) |
| NL (1) | NL8602983A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58907969D1 (de) * | 1988-02-15 | 1994-08-04 | Siemens Ag | Schaltungsanordnung zum Schutze einer integrierten Schaltung. |
| DE58904468D1 (de) * | 1988-07-20 | 1993-07-01 | Siemens Ag | Schaltungsanordnung zum schutze einer integrierten schaltung vor einem an einer eingangsstufe anliegenden unzulaessigen eingangspotential. |
| US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
| IT1230289B (it) * | 1989-06-15 | 1991-10-18 | Sgs Thomson Microelectronics | Dispositivo di protezione contro le sovratensioni per circuiti elettronici integrati, particolarmente per applicazioni in campo automobilistico. |
| IT1231541B (it) * | 1989-07-25 | 1991-12-17 | Sgs Thomson Microelectronics | Dispositivo di protezione contro gli effetti parassiti provocati da impulsi negativi di tensione di alimentazione in circuiti integrati monolitici includenti un dispositivo di potenza per il pilotaggio di un carico induttivo ed un dispositivo di controllo per detto dispositivo di potenza. |
| US5235489A (en) * | 1991-06-28 | 1993-08-10 | Sgs-Thomson Microelectronics, Inc. | Integrated solution to high voltage load dump conditions |
| IT1253683B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Dispositivo a bassa corrente di perdita per la protezione di un circuito integrato da scariche elettrostatiche. |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB910976A (en) * | 1960-09-27 | 1962-11-21 | Telegraph Condenser Co Ltd | Improvements in or relating to multiple semiconductor assemblies |
| US3702955A (en) * | 1969-07-11 | 1972-11-14 | Nat Semiconductor Corp | Multiple emitter transistor apparatus |
| GB2014387B (en) * | 1978-02-14 | 1982-05-19 | Motorola Inc | Differential to single-ended converter utilizing inverted transistors |
| US4496849A (en) * | 1982-02-22 | 1985-01-29 | General Motors Corporation | Power transistor protection from substrate injection |
| US4558286A (en) * | 1982-04-26 | 1985-12-10 | Motorola, Inc. | Symmetrical diode clamp |
| DE3403327A1 (de) * | 1984-01-31 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur minimierung der wirkung parasitaerer transistorfunktionselemente in integrierten bipolaren halbleiterschaltkreisen |
-
1985
- 1985-11-27 IT IT23012/85A patent/IT1186110B/it active
-
1986
- 1986-10-07 US US06/916,216 patent/US4775912A/en not_active Expired - Lifetime
- 1986-11-21 DE DE3639731A patent/DE3639731C2/de not_active Expired - Fee Related
- 1986-11-24 NL NL8602983A patent/NL8602983A/nl not_active Application Discontinuation
- 1986-11-25 FR FR868616401A patent/FR2590726B1/fr not_active Expired - Lifetime
- 1986-11-26 JP JP61281622A patent/JPH084123B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| NL8602983A (nl) | 1987-06-16 |
| DE3639731A1 (de) | 1987-06-04 |
| US4775912A (en) | 1988-10-04 |
| JPS62188356A (ja) | 1987-08-17 |
| FR2590726A1 (fr) | 1987-05-29 |
| FR2590726B1 (fr) | 1991-06-07 |
| DE3639731C2 (de) | 1998-04-30 |
| IT1186110B (it) | 1987-11-18 |
| IT8523012A0 (it) | 1985-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5635745A (en) | Analog multiplexer cell for mixed digital and analog signal inputs | |
| US5347185A (en) | Protection structure against latch-up in a CMOS circuit | |
| US5151767A (en) | Power integrated circuit having reverse-voltage protection | |
| US5703520A (en) | Integrated inductive load snubbing device using a multi-collector transistor | |
| JPS61110218A (ja) | 電圧安定化装置 | |
| JPH084123B2 (ja) | モノリシツクな集積回路中のパラシチツクなトランジスタ−の駆動効果に対する保護デバイス | |
| US4709171A (en) | Current limiter and method for limiting current | |
| JPH02215163A (ja) | 集積回路保護用半導体装置 | |
| US5821601A (en) | Bipolar semiconductor integrated circuit with a protection circuit | |
| US7485931B2 (en) | Semiconductor integrated circuit | |
| US5514949A (en) | Current mirror with at least one PNP-transistor | |
| JP3179630B2 (ja) | エピタキシャル・タブ・バイアス構体及び集積回路 | |
| JPH0494161A (ja) | 集積回路用入出力保護装置 | |
| US4096400A (en) | Inductive load driving amplifier | |
| US4689500A (en) | Comparator with substrate injection protection | |
| US6034561A (en) | Integrated inductive load snubbing device | |
| JP3762797B2 (ja) | モノリシック集積化電力出力終段回路 | |
| JPH069017B2 (ja) | 電源回路用半導体集積回路 | |
| US5872461A (en) | Current bypass circuit used in a semiconductor integrated circuit | |
| JPS63316475A (ja) | 入力保護回路 | |
| JP2878817B2 (ja) | 静電保護回路 | |
| JPH06303047A (ja) | 増幅器の出力ノードのｓｐｕ条件下の保護デバイス | |
| JP3604995B2 (ja) | バンドギャップ回路を内蔵する半導体集積回路 | |
| EP1028468A1 (en) | Biasing circuit for isolation region in integrated power circuit | |
| US4189738A (en) | Semiconductor integrated circuit device |