JPH069017B2 - 電源回路用半導体集積回路 - Google Patents
電源回路用半導体集積回路Info
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- JPH069017B2 JPH069017B2 JP61252818A JP25281886A JPH069017B2 JP H069017 B2 JPH069017 B2 JP H069017B2 JP 61252818 A JP61252818 A JP 61252818A JP 25281886 A JP25281886 A JP 25281886A JP H069017 B2 JPH069017 B2 JP H069017B2
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- Japan
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- transistor
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- voltage stabilizing
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数系統の電圧安定化回路が同一チップ上に形
成されている電源回路用半導体集積回路に関する。
成されている電源回路用半導体集積回路に関する。
複数系統の電圧安定化回路が同一チップ上に形成されて
いる半導体集積回路（以下ＩＣという）において、一系
統の入力電圧を切断した場合、その電源入力端子と外部
で接続されている誘導性負荷等の効果により、当該端子
にＩＣ基板電位を下回る負電圧が印加されることがあ
る。例えば第４図において、スイッチ４５がオフされる
と、誘導性負荷としてのコイル４６の自己誘導起電力に
よって電圧安定化回路Ａ48の電源入力端子に負電圧が印
加される。ＩＣにおいて基板電位を下回る負電圧が印加
されると、第５図に破線で示すように、寄生ｎｐｎ型ト
ランジスタ５０が発生し、同図中に矢印で示した素子部
分から電流が引き抜かれてしまう。なお、第５図におい
て、５１はｎｐｎ型トランジスタ、５２はｎ＋型拡散層
に島電位が印加されている抵抗、５３はｎｐｎ型トラン
ジスタ、５４はｐｎｐ型トランジスタ、５５はコンデン
サ、及び５６は接地されているサブコンタクトを示し、
ｎｐｎ型トランジスタ５１のコレクタに負電圧が印加さ
れている。
いる半導体集積回路（以下ＩＣという）において、一系
統の入力電圧を切断した場合、その電源入力端子と外部
で接続されている誘導性負荷等の効果により、当該端子
にＩＣ基板電位を下回る負電圧が印加されることがあ
る。例えば第４図において、スイッチ４５がオフされる
と、誘導性負荷としてのコイル４６の自己誘導起電力に
よって電圧安定化回路Ａ48の電源入力端子に負電圧が印
加される。ＩＣにおいて基板電位を下回る負電圧が印加
されると、第５図に破線で示すように、寄生ｎｐｎ型ト
ランジスタ５０が発生し、同図中に矢印で示した素子部
分から電流が引き抜かれてしまう。なお、第５図におい
て、５１はｎｐｎ型トランジスタ、５２はｎ＋型拡散層
に島電位が印加されている抵抗、５３はｎｐｎ型トラン
ジスタ、５４はｐｎｐ型トランジスタ、５５はコンデン
サ、及び５６は接地されているサブコンタクトを示し、
ｎｐｎ型トランジスタ５１のコレクタに負電圧が印加さ
れている。
ところで、電圧安定化回路は、第６図に示すように、定
電流シンク回路６０及び基準電圧発生回路６１を具備し
ているが、これらの定電流シンク回路６０及び基準電圧
発生回路６１は小電流（数十〜数百マイクロアンペア）
で動作している。このため、定電流シンク回路６０及び
基準電圧発生回路６１は上記寄生トランジスタの影響を
受けやすく、第４図の電圧安定化回路Ａ48に負電圧が印
加すると、電圧安定化回路Ｂ49の定電流シンク回路及び
基準電圧発生回路はそれらの回路電流が抜けてしまうの
で動作しなくなり、この結果、電圧安定化回路Ｂ49の出
力電圧は低下もしくは消滅する。このため、第４図に示
される、二系統の電圧安定化回路が同一チップ上に形成
されている電源回路用ＩＣ47を例えば自動車に搭載され
るマイクロコンピュータに適用した場合、すなわち、Ｃ
ＰＵ、Ｉ／Ｏ、ＲＯＭ等に電力を供給する主電源として
電圧安定化回路Ａ48を使用し、主電源切断後も、そのメ
モリ内容を保持するＲＡＭ（以下スタンバイＲＡＭとい
う）に電力を供給するスタンバイＲＡＭ用電源として電
圧安定化回路Ｂ49を使用するとき、主電源のオフに伴
い、常時オンであるべきスタンバイＲＡＭ用電源の出力
が低下もしくは消滅し、スタンバイＲＡＭに格納されて
いたデータが消失するという不都合が生じる。
電流シンク回路６０及び基準電圧発生回路６１を具備し
ているが、これらの定電流シンク回路６０及び基準電圧
発生回路６１は小電流（数十〜数百マイクロアンペア）
で動作している。このため、定電流シンク回路６０及び
基準電圧発生回路６１は上記寄生トランジスタの影響を
受けやすく、第４図の電圧安定化回路Ａ48に負電圧が印
加すると、電圧安定化回路Ｂ49の定電流シンク回路及び
基準電圧発生回路はそれらの回路電流が抜けてしまうの
で動作しなくなり、この結果、電圧安定化回路Ｂ49の出
力電圧は低下もしくは消滅する。このため、第４図に示
される、二系統の電圧安定化回路が同一チップ上に形成
されている電源回路用ＩＣ47を例えば自動車に搭載され
るマイクロコンピュータに適用した場合、すなわち、Ｃ
ＰＵ、Ｉ／Ｏ、ＲＯＭ等に電力を供給する主電源として
電圧安定化回路Ａ48を使用し、主電源切断後も、そのメ
モリ内容を保持するＲＡＭ（以下スタンバイＲＡＭとい
う）に電力を供給するスタンバイＲＡＭ用電源として電
圧安定化回路Ｂ49を使用するとき、主電源のオフに伴
い、常時オンであるべきスタンバイＲＡＭ用電源の出力
が低下もしくは消滅し、スタンバイＲＡＭに格納されて
いたデータが消失するという不都合が生じる。
そこで、従来は、第４図におけるスイッチ４５をオフし
たときにコイル４６によって発生した逆起電力が電圧安
定化回路Ａ48に負電圧として印加するのを防ぐことによ
り、電圧安定化回路Ｂ49の出力電圧の低下もしくは消滅
を防止してきた。そのための方法として、第７図に示す
ように、ＩＣ電源入力に直列にダイオード７０を挿入す
る第１方法、及び第８図に示すように、誘導性負荷とし
てのコイル８１に直列にダイオード８０を挿入する第２
方法が提案されている。
たときにコイル４６によって発生した逆起電力が電圧安
定化回路Ａ48に負電圧として印加するのを防ぐことによ
り、電圧安定化回路Ｂ49の出力電圧の低下もしくは消滅
を防止してきた。そのための方法として、第７図に示す
ように、ＩＣ電源入力に直列にダイオード７０を挿入す
る第１方法、及び第８図に示すように、誘導性負荷とし
てのコイル８１に直列にダイオード８０を挿入する第２
方法が提案されている。
しかしながら、上記第１方法には電源の入出力間電位差
を増大させるという問題点があり、また、上記第２方法
には、誘導性負荷がアクチュエータの場合、アクチュエ
ータ動作最低電圧を上昇させ、またアクチュエータが大
電流型のときには使用ダイオードの大型化による実装面
積の増大及びコストアップを招くという不都合がある。
を増大させるという問題点があり、また、上記第２方法
には、誘導性負荷がアクチュエータの場合、アクチュエ
ータ動作最低電圧を上昇させ、またアクチュエータが大
電流型のときには使用ダイオードの大型化による実装面
積の増大及びコストアップを招くという不都合がある。
本発明は上記問題点に鑑みてなされたもので、一系統の
電圧安定化回路に負電圧が印加された場合、そのときに
発生する寄生ｎｐｎ型トランジスタによる電流引抜作用
を積極的に活用することにより、他系統の電圧安定化回
路の出力電圧の低下を防止した電源回路用半導体集積回
路を提供することを目的とする。
電圧安定化回路に負電圧が印加された場合、そのときに
発生する寄生ｎｐｎ型トランジスタによる電流引抜作用
を積極的に活用することにより、他系統の電圧安定化回
路の出力電圧の低下を防止した電源回路用半導体集積回
路を提供することを目的とする。
上記目的を達成するため、本発明によれば、複数系統の
電圧安定化回路が同一チップ上に形成されている電源回
路用半導体集積回路であって、各該電圧安定化回路は制
御トランジスタと該制御トランジスタのベースにベース
電流を供給するカレントミラー回路とを具備するものに
おいて、各該制御トランジスタの近傍位置にｎ型ウェル
を設け、各該ｎ型ウェルと、他の該ｎ型ウェルが属する
該電圧安定化回路の該カレントミラー回路を構成するト
ランジスタのベースとを電気的に接続したことを特徴と
する電源回路用半導体集積回路が提供される。
電圧安定化回路が同一チップ上に形成されている電源回
路用半導体集積回路であって、各該電圧安定化回路は制
御トランジスタと該制御トランジスタのベースにベース
電流を供給するカレントミラー回路とを具備するものに
おいて、各該制御トランジスタの近傍位置にｎ型ウェル
を設け、各該ｎ型ウェルと、他の該ｎ型ウェルが属する
該電圧安定化回路の該カレントミラー回路を構成するト
ランジスタのベースとを電気的に接続したことを特徴と
する電源回路用半導体集積回路が提供される。
一系統の電圧安定化回路の電源入力端子に負電圧が印加
すると、該回路の制御トランジスタの近傍位置に設けら
れたｎ型ウェルをコレクタとする寄生ｎｐｎ型トランジ
スタが発生し、該ｎ型ウェルに電気的に接続されてい
る、他系統の電圧安定化回路のカレントミラー回路を構
成するトランジスタのベースから電流が引き抜かれる。
この結果、該カレントミラー回路からそのカレントミラ
ー回路が属する他系統の電圧安定化回路の制御トランジ
スタのベースにベース電流が供給され、その制御トラン
ジスタはオン状態を維持するので、他系統の電圧安定化
回路の出力電圧は低下しない。
すると、該回路の制御トランジスタの近傍位置に設けら
れたｎ型ウェルをコレクタとする寄生ｎｐｎ型トランジ
スタが発生し、該ｎ型ウェルに電気的に接続されてい
る、他系統の電圧安定化回路のカレントミラー回路を構
成するトランジスタのベースから電流が引き抜かれる。
この結果、該カレントミラー回路からそのカレントミラ
ー回路が属する他系統の電圧安定化回路の制御トランジ
スタのベースにベース電流が供給され、その制御トラン
ジスタはオン状態を維持するので、他系統の電圧安定化
回路の出力電圧は低下しない。
以下、本発明の実施例を図面に基づいて説明する。
第１図及び第２図は、本発明に適用される制御トランジ
スタの構造を模式的に示す図であり、第２図は第１図の
II-II線に沿う断面図である。第１図及び第２図におい
て、ｐ型基板１上にはｎ＋型埋め込み層２が形成され、
このｎ＋型埋め込み層２の上部のｎ型エピタキシャル層
３上には、ｎｐｎ型トランジスタが形成されている。こ
のｎｐｎ型トランジスタは前記ｎ型エピタキシャル層３
コレクタとしｎ型エピタキシャル層３上に形成されたｐ
型拡散層４をベースとし、ｐ型拡散層４上に形成された
ｎ＋型拡散層５をエミッタとしている。そして、上記ｎ
ｐｎ型トランジスタの近傍位置には、それを取り囲むよ
うにして、本発明に係るｎ型ウェル６（斜線部分）が形
成されている。なお、上記トランジスタのコレクタ端子
はｎ型エピタキシャル層３上に形成されたｎ＋拡散層７
に付設される。
スタの構造を模式的に示す図であり、第２図は第１図の
II-II線に沿う断面図である。第１図及び第２図におい
て、ｐ型基板１上にはｎ＋型埋め込み層２が形成され、
このｎ＋型埋め込み層２の上部のｎ型エピタキシャル層
３上には、ｎｐｎ型トランジスタが形成されている。こ
のｎｐｎ型トランジスタは前記ｎ型エピタキシャル層３
コレクタとしｎ型エピタキシャル層３上に形成されたｐ
型拡散層４をベースとし、ｐ型拡散層４上に形成された
ｎ＋型拡散層５をエミッタとしている。そして、上記ｎ
ｐｎ型トランジスタの近傍位置には、それを取り囲むよ
うにして、本発明に係るｎ型ウェル６（斜線部分）が形
成されている。なお、上記トランジスタのコレクタ端子
はｎ型エピタキシャル層３上に形成されたｎ＋拡散層７
に付設される。
第３図は、第２図のｐ型基板１上に形成される、本発明
に係る複数系統の電圧安定化回路の内の一系統の実施例
を示す回路図である。第３図に示すように、本発明に係
る電圧安定化回路は、制御トランジスタベース電流源１
０、制御トランジスタ２０、誤差検出制御回路３０及び
出力クランプ回路４０から構成されると共に、後述する
ように、制御トランジスタベース電流源１０のカレント
ミラー回路を構成するトランジスタのベースが他系統の
電圧安定化回路の前記ｎ型ウェル６（第１図及び第２図
参照）に接続されている。
に係る複数系統の電圧安定化回路の内の一系統の実施例
を示す回路図である。第３図に示すように、本発明に係
る電圧安定化回路は、制御トランジスタベース電流源１
０、制御トランジスタ２０、誤差検出制御回路３０及び
出力クランプ回路４０から構成されると共に、後述する
ように、制御トランジスタベース電流源１０のカレント
ミラー回路を構成するトランジスタのベースが他系統の
電圧安定化回路の前記ｎ型ウェル６（第１図及び第２図
参照）に接続されている。
制御トランジスタベース電流源１０は、抵抗１１及び１
２、トランジスタ１３及び１４、並びに定電流シンク回
路１５から成り、抵抗11,12及びトランジスタ13,14はカ
レントミラー回路を構成している。そして、前述したよ
うに、トランジスタ13,14のベースは、第３図中にＰで
示す、図示しない他系統の電圧安定化回路の制御トラン
ジスタの近傍位置に設けられているｎ型ウェル６に接続
されている。
２、トランジスタ１３及び１４、並びに定電流シンク回
路１５から成り、抵抗11,12及びトランジスタ13,14はカ
レントミラー回路を構成している。そして、前述したよ
うに、トランジスタ13,14のベースは、第３図中にＰで
示す、図示しない他系統の電圧安定化回路の制御トラン
ジスタの近傍位置に設けられているｎ型ウェル６に接続
されている。
誤差検出制御回路３０は、トランジスタ３１、コンパレ
ータ３２、基準電圧発生回路３３、並びに抵抗３４及び
３５から構成されている。
ータ３２、基準電圧発生回路３３、並びに抵抗３４及び
３５から構成されている。
出力クランプ回路４０は、トランジスタ４１、ツェナー
ダイオード４２、並びに抵抗４３及び４４から構成され
ており、ツェナーダイオード４２のツェナー電圧は、当
該電圧安定化回路の定格出力電圧よりも若干高い電圧に
設定されている。
ダイオード４２、並びに抵抗４３及び４４から構成され
ており、ツェナーダイオード４２のツェナー電圧は、当
該電圧安定化回路の定格出力電圧よりも若干高い電圧に
設定されている。
次に、上記構成の動作について説明する。
図示しない他系統の電圧安定化回路の電源入力端子、す
なわち制御トランジスタのコレクタに正電圧が印加され
ているときには寄生トランジスタは発生しない。従っ
て、この場合には、第３図に示される本発明に係る電圧
安定化回路は、第６図に示される従来の電圧安定化回路
と同様の動作を行う。すなわち、制御トランジスタベー
ス電流源１０から制御トランジスタ２０に供給されるベ
ース電流を誤差検出制御回路３０が制御することによ
り、出力電圧は定格値に保持される。このとき、出力ク
ランプ回路４０のツェナーダイオ−ド４２のツェナー電
圧は当該電圧安定化回路の定格出力電圧よりも若干高く
設定されているので、出力クランプ回路４０は動作しな
い。
なわち制御トランジスタのコレクタに正電圧が印加され
ているときには寄生トランジスタは発生しない。従っ
て、この場合には、第３図に示される本発明に係る電圧
安定化回路は、第６図に示される従来の電圧安定化回路
と同様の動作を行う。すなわち、制御トランジスタベー
ス電流源１０から制御トランジスタ２０に供給されるベ
ース電流を誤差検出制御回路３０が制御することによ
り、出力電圧は定格値に保持される。このとき、出力ク
ランプ回路４０のツェナーダイオ−ド４２のツェナー電
圧は当該電圧安定化回路の定格出力電圧よりも若干高く
設定されているので、出力クランプ回路４０は動作しな
い。
他方、今第１図及び第２図に示される制御トランジスタ
を他系統の電圧安定化回路の制御トランジスタとし、そ
の制御トランジスタのコレクタすなわちｎ型エピタキシ
ャル層３に負電圧が印加されたとすると、ｎ型エピタキ
シャル層３とｐ型基板１とこのｐ型基板１上に形成され
ている他の素子（図示せず）のｎ型領域とから成る寄生
ｎｐｎ型トランジスタが発生すると同時に、第２図中に
破線で示す、ｎ型ウェル６とｐ型基板１とｎ型エピタキ
シャル層３とから成る寄生ｎｐｎ型トランジスタ８が発
生する。そして、寄生トランジスタが発生すると、前述
したように、小電流で動作している定電流シンク回路１
５（第３図）及び基準電圧発生回路３３は、寄生トラン
ジスタによってそれらの回路電流が引き抜かれるため、
正常に動作しなくなる。
を他系統の電圧安定化回路の制御トランジスタとし、そ
の制御トランジスタのコレクタすなわちｎ型エピタキシ
ャル層３に負電圧が印加されたとすると、ｎ型エピタキ
シャル層３とｐ型基板１とこのｐ型基板１上に形成され
ている他の素子（図示せず）のｎ型領域とから成る寄生
ｎｐｎ型トランジスタが発生すると同時に、第２図中に
破線で示す、ｎ型ウェル６とｐ型基板１とｎ型エピタキ
シャル層３とから成る寄生ｎｐｎ型トランジスタ８が発
生する。そして、寄生トランジスタが発生すると、前述
したように、小電流で動作している定電流シンク回路１
５（第３図）及び基準電圧発生回路３３は、寄生トラン
ジスタによってそれらの回路電流が引き抜かれるため、
正常に動作しなくなる。
しかし、本発明に係る電圧安定化回路は、制御トランジ
スタベース電流源１０におけるカレントミラー回路を構
成しているトランジスタ１３及び１４のベースがｎ型ウ
ェル６（第２図）に接続されている。このため、寄生ト
ランジスタ８により、ｎ型ウェル６を介して、トランジ
スタ１３のベースから電流が引き抜かれることになる。
換言すると、トランジスタ１３のコレクタ電流が流れる
ことになる。この結果、トランジスタ１４のコレクタ電
流も流れ、そのコレクタ電流は、制御トランジスタ２０
のベースにベース電流として入力するので、定電流シン
ク回路１５が正常に動作しなくても、制御トランジスタ
２０のオン状態は保持される。
スタベース電流源１０におけるカレントミラー回路を構
成しているトランジスタ１３及び１４のベースがｎ型ウ
ェル６（第２図）に接続されている。このため、寄生ト
ランジスタ８により、ｎ型ウェル６を介して、トランジ
スタ１３のベースから電流が引き抜かれることになる。
換言すると、トランジスタ１３のコレクタ電流が流れる
ことになる。この結果、トランジスタ１４のコレクタ電
流も流れ、そのコレクタ電流は、制御トランジスタ２０
のベースにベース電流として入力するので、定電流シン
ク回路１５が正常に動作しなくても、制御トランジスタ
２０のオン状態は保持される。
ところで、この場合、誤差検出制御回路３０の基準電圧
発生回路３３もまた正常な動作を行わない。このため、
誤差検出制御回路３０は、制御トランジスタ２０に上述
のようにして供給されるベース電流を制御できなくな
り、当該電圧安定化回路の定格出力電圧を大幅に超える
電圧が出力される場合が生じる。これは、負荷に損傷を
与えるおそれがある。そこで、本実施例においては、出
力クランプ回路４０が設けられている。すなわち、出力
電圧が、定格出力電圧よりも若干高く設定されている、
ツェナーダイオ−ド４２のツェナー電圧よりも高くなる
と、トランジスタ４１がオンし、制御トランジスタ２０
のベース電流がバイパスされるので、結局、出力電圧は
上記ツェナー電圧に保持されることになる。
発生回路３３もまた正常な動作を行わない。このため、
誤差検出制御回路３０は、制御トランジスタ２０に上述
のようにして供給されるベース電流を制御できなくな
り、当該電圧安定化回路の定格出力電圧を大幅に超える
電圧が出力される場合が生じる。これは、負荷に損傷を
与えるおそれがある。そこで、本実施例においては、出
力クランプ回路４０が設けられている。すなわち、出力
電圧が、定格出力電圧よりも若干高く設定されている、
ツェナーダイオ−ド４２のツェナー電圧よりも高くなる
と、トランジスタ４１がオンし、制御トランジスタ２０
のベース電流がバイパスされるので、結局、出力電圧は
上記ツェナー電圧に保持されることになる。
なお、本実施例においては、他系統の電圧安定化回路の
電源入力端子に負電圧が印加された場合における出力電
圧の確保について述べたが、これに限るものではなく、
同一メカニズムにて発生する出力電圧の低下に対し、そ
の負電圧印加端子が電源入力端子以外であっても同様の
手段によって対処できることはもちろんである。
電源入力端子に負電圧が印加された場合における出力電
圧の確保について述べたが、これに限るものではなく、
同一メカニズムにて発生する出力電圧の低下に対し、そ
の負電圧印加端子が電源入力端子以外であっても同様の
手段によって対処できることはもちろんである。
以上説明したように、本発明の電源回路用半導体集積回
路によれば、一系統の電圧安定化回路に負電圧が印加さ
れても、他系統の電圧安定化回路の出力電圧の低下を防
止できる。
路によれば、一系統の電圧安定化回路に負電圧が印加さ
れても、他系統の電圧安定化回路の出力電圧の低下を防
止できる。
第１図は本発明に適用される制御トランジスタの構造を
模式的に示す図、 第２図は第１図のII-II線に沿う断面図、 第３図は本発明に係る電圧安定化回路の実施例を示す回
路図、 第４図は電源回路用ＩＣの使用状態を説明する図、 第５図は寄生トランジスタによる誤動作のメカニズムを
説明する図、 第６図は従来の電圧安定化回路を示す図、 第７図は電圧安定化回路の電源入力端子に負電圧が印加
するのを防止するための第１従来方法を示す図、及び 第８図は同じく第２従来方法を示す図である。 ６…ｎ型ウェル、 ８…寄生ｐｎｐ型トランジスタ、 １０…制御トランジスタベース電流源、 ２０…制御トランジスタ、 ３０…誤差検出制御回路、 ４０…出力クランプ回路。
模式的に示す図、 第２図は第１図のII-II線に沿う断面図、 第３図は本発明に係る電圧安定化回路の実施例を示す回
路図、 第４図は電源回路用ＩＣの使用状態を説明する図、 第５図は寄生トランジスタによる誤動作のメカニズムを
説明する図、 第６図は従来の電圧安定化回路を示す図、 第７図は電圧安定化回路の電源入力端子に負電圧が印加
するのを防止するための第１従来方法を示す図、及び 第８図は同じく第２従来方法を示す図である。 ６…ｎ型ウェル、 ８…寄生ｐｎｐ型トランジスタ、 １０…制御トランジスタベース電流源、 ２０…制御トランジスタ、 ３０…誤差検出制御回路、 ４０…出力クランプ回路。
Claims (1)
- 【請求項１】複数系統の電圧安定化回路が同一チップ上
に形成されている電源回路用半導体集積回路であって、
各該電圧安定化回路は制御トランジスタと該制御トラン
ジスタのベースにベース電流を供給するカレントミラー
回路とを具備するものにおいて、 各該制御トランジスタの近傍位置にｎ型ウェルを設け、
各該ｎ型ウェルと、他の該ｎ型ウェルが属する該電圧安
定化回路の該カレントミラー回路を構成するトランジス
タのベースとを電気的に接続したことを特徴とする電源
回路用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252818A JPH069017B2 (ja) | 1986-10-25 | 1986-10-25 | 電源回路用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252818A JPH069017B2 (ja) | 1986-10-25 | 1986-10-25 | 電源回路用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108769A JPS63108769A (ja) | 1988-05-13 |
| JPH069017B2 true JPH069017B2 (ja) | 1994-02-02 |
Family
ID=17242633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252818A Expired - Fee Related JPH069017B2 (ja) | 1986-10-25 | 1986-10-25 | 電源回路用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069017B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223635A (ja) * | 2008-03-17 | 2009-10-01 | Denso Corp | 電源回路 |
| JP2019041333A (ja) * | 2017-08-28 | 2019-03-14 | 新日本無線株式会社 | ノイズ誤動作防止回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830635B2 (ja) * | 1992-08-05 | 1998-12-02 | 日本電気株式会社 | 半導体駆動装置 |
| JP6465544B2 (ja) * | 2013-09-25 | 2019-02-06 | 株式会社デンソー | 接合分離型半導体集積回路 |
-
1986
- 1986-10-25 JP JP61252818A patent/JPH069017B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223635A (ja) * | 2008-03-17 | 2009-10-01 | Denso Corp | 電源回路 |
| JP2019041333A (ja) * | 2017-08-28 | 2019-03-14 | 新日本無線株式会社 | ノイズ誤動作防止回路 |
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| Publication number | Publication date |
|---|---|
| JPS63108769A (ja) | 1988-05-13 |
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