JPH088345B2 - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JPH088345B2 JPH088345B2 JP1093992A JP9399289A JPH088345B2 JP H088345 B2 JPH088345 B2 JP H088345B2 JP 1093992 A JP1093992 A JP 1093992A JP 9399289 A JP9399289 A JP 9399289A JP H088345 B2 JPH088345 B2 JP H088345B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号処理回路を内蔵した受光素子の光感度
を増加し、かつ応答速度を高速化する構造に関するもの
である。
を増加し、かつ応答速度を高速化する構造に関するもの
である。
（従来の技術） 回路内蔵受光素子は、光センサ，ホトカプラ等に広く
用いられている。第５図は、従来の一般的な回路内蔵受
光素子の一例の構造を示す略断面図である。同図におい
て、一枚のＰ型半導体基板１の表面の左方に受光素子と
してホトダイオードＡ、そして右方に信号処理回路素子
としてNPNトランジスタＢが形成されている。これは以
下のようにして作製される。まず、一枚のＰ型半導体基
板１の表面の各素子の予定領域にＮ型埋込拡散層2,2−
１を設け、それらの上にＮ型エピタキシャル層４を形成
させる。次に各素子間を分離するためのＰ型分離拡散層
3,3…を形成し、さらにホトダイオードＡの部分にはア
ノード用Ｐ型拡散層６、NPNトランジスタＢの部分には
ベース用のＰ型拡散層６−１を形成する。次に、NPNト
ランジスタＢの部分のＰ型拡散層６−１の一部にエミッ
タ用Ｎ型拡散層７が形成されている。また、Ｎ型エピタ
キシャル層４の表面から、ホトダイオードＡ部のＮ型埋
込拡散層２に達するカソード用Ｎ型補償拡散層５、同じ
くNPNトランジスタＢ部のＮ型埋込拡散層２−１に達す
るコレクタ用Ｎ型補償拡散層５−１が形成されている。
従って、この構造では、ホトダイオードＡの部分もNPN
トランジスタＢの部分も同様に、同じ厚さ及び同じ比抵
抗のＮ型エピタキシャル層４の中に形成されている。
用いられている。第５図は、従来の一般的な回路内蔵受
光素子の一例の構造を示す略断面図である。同図におい
て、一枚のＰ型半導体基板１の表面の左方に受光素子と
してホトダイオードＡ、そして右方に信号処理回路素子
としてNPNトランジスタＢが形成されている。これは以
下のようにして作製される。まず、一枚のＰ型半導体基
板１の表面の各素子の予定領域にＮ型埋込拡散層2,2−
１を設け、それらの上にＮ型エピタキシャル層４を形成
させる。次に各素子間を分離するためのＰ型分離拡散層
3,3…を形成し、さらにホトダイオードＡの部分にはア
ノード用Ｐ型拡散層６、NPNトランジスタＢの部分には
ベース用のＰ型拡散層６−１を形成する。次に、NPNト
ランジスタＢの部分のＰ型拡散層６−１の一部にエミッ
タ用Ｎ型拡散層７が形成されている。また、Ｎ型エピタ
キシャル層４の表面から、ホトダイオードＡ部のＮ型埋
込拡散層２に達するカソード用Ｎ型補償拡散層５、同じ
くNPNトランジスタＢ部のＮ型埋込拡散層２−１に達す
るコレクタ用Ｎ型補償拡散層５−１が形成されている。
従って、この構造では、ホトダイオードＡの部分もNPN
トランジスタＢの部分も同様に、同じ厚さ及び同じ比抵
抗のＮ型エピタキシャル層４の中に形成されている。
（発明が解決しようとする課題） 最近のデータ伝送の高速化、S/N比向上等の要求か
ら、回路内蔵受光素子の光感度の向上，応答速度の高速
化等が望まれているが、そのためには、第５図のような
同じ厚さ、及び同じ比抵抗のＮ型エピタキシャル層中
に、受光素子と信号処理回路素子の双方を形成すること
は、適切でない。受光素子の光感度を上げるには、ホト
ダイオードＡの部分のＮ型エピタキシャル層４の厚さ
を、入力信号用として使用する光の波長に応じて、十分
厚くする必要がある。しかし、Ｎ型エピタキシャル層４
を厚くし過ぎると、この層の中に残存している空乏層化
していない部分を、発生した光キャリアが拡散により走
行する時間が長くなり、応答速度の高速化を妨げる。ま
た、NPNトランジスタＢの部分のＮ型エピタキシャル層
４の厚さが厚くなると、NPNトランジスタＢのコレクタ
抵抗が増大し、信号処理回路の応答速度高速化の障害と
なる。
ら、回路内蔵受光素子の光感度の向上，応答速度の高速
化等が望まれているが、そのためには、第５図のような
同じ厚さ、及び同じ比抵抗のＮ型エピタキシャル層中
に、受光素子と信号処理回路素子の双方を形成すること
は、適切でない。受光素子の光感度を上げるには、ホト
ダイオードＡの部分のＮ型エピタキシャル層４の厚さ
を、入力信号用として使用する光の波長に応じて、十分
厚くする必要がある。しかし、Ｎ型エピタキシャル層４
を厚くし過ぎると、この層の中に残存している空乏層化
していない部分を、発生した光キャリアが拡散により走
行する時間が長くなり、応答速度の高速化を妨げる。ま
た、NPNトランジスタＢの部分のＮ型エピタキシャル層
４の厚さが厚くなると、NPNトランジスタＢのコレクタ
抵抗が増大し、信号処理回路の応答速度高速化の障害と
なる。
一方、受光素子の応答速度高速化には、ホトダイオー
ドＡの部分の接合容量の低減が有効であり、そのために
は、Ｎ型エピタキシャル層４の比抵抗を高くすることが
必要である。しかし、NPNトランジスタＢの部分のＮ型
エピタキシャル層４の比抵抗が高くなると、NPNトラン
ジスタＢのコレクタ抵抗が増大し、信号処理回路の応答
速度高速化に対して反対の結果となる。
ドＡの部分の接合容量の低減が有効であり、そのために
は、Ｎ型エピタキシャル層４の比抵抗を高くすることが
必要である。しかし、NPNトランジスタＢの部分のＮ型
エピタキシャル層４の比抵抗が高くなると、NPNトラン
ジスタＢのコレクタ抵抗が増大し、信号処理回路の応答
速度高速化に対して反対の結果となる。
以上のことから、回路内蔵受光素子の高光感度化と応
答速度の高速化を両立させるためには、ホトダイオード
Ａの部分のＮ型エピタキシャル層４の高比抵抗でかつ厚
く、NPNトランジスタＢの部分のＮ型エピタキシャル層
４を低比抵抗でかつ薄くすることが望ましい。しかしな
がら、従来のような構造では、前記の相反する条件を満
足させることは、困難であった。
答速度の高速化を両立させるためには、ホトダイオード
Ａの部分のＮ型エピタキシャル層４の高比抵抗でかつ厚
く、NPNトランジスタＢの部分のＮ型エピタキシャル層
４を低比抵抗でかつ薄くすることが望ましい。しかしな
がら、従来のような構造では、前記の相反する条件を満
足させることは、困難であった。
（課題を解決するための手段） 本発明においては、前述の課題を解決するため、ホト
ダイオードの部分は、Ｐ型半導体基板に埋込んだＮ型埋
込拡散層の上にＮ型高比抵抗エピタキシャル層を厚く形
成し、その上にＮ型低比抵抗エピタキシャル層を薄く積
層し、このＮ型低比抵抗エピタキシャル層の表面の一部
から下部のＮ型高比抵抗エピタキシャル層に達するアノ
ード用Ｐ型拡散層を設け、NPNトランジスタの部分はＰ
型半導体基板に埋込んだＰ型埋込拡散層の上に形成され
た厚いＮ型高比抵抗エピタキシャル層中にＰ型埋込拡散
層を拡散させてＰ型に補償し、さらにその上にＮ型埋込
拡散層を介してＮ型低比抵抗エピタキシャル層を薄く積
層し、このＮ型低比抵抗エピタキシャル層にベース及び
エミッタ拡散層を設けた。
ダイオードの部分は、Ｐ型半導体基板に埋込んだＮ型埋
込拡散層の上にＮ型高比抵抗エピタキシャル層を厚く形
成し、その上にＮ型低比抵抗エピタキシャル層を薄く積
層し、このＮ型低比抵抗エピタキシャル層の表面の一部
から下部のＮ型高比抵抗エピタキシャル層に達するアノ
ード用Ｐ型拡散層を設け、NPNトランジスタの部分はＰ
型半導体基板に埋込んだＰ型埋込拡散層の上に形成され
た厚いＮ型高比抵抗エピタキシャル層中にＰ型埋込拡散
層を拡散させてＰ型に補償し、さらにその上にＮ型埋込
拡散層を介してＮ型低比抵抗エピタキシャル層を薄く積
層し、このＮ型低比抵抗エピタキシャル層にベース及び
エミッタ拡散層を設けた。
（作 用） 前述のような構造とすることにより、ホトダイオード
部のＮ型エピタキシャル層は、実効的に下部の厚いＮ型
高比抵抗エピタキシャル層となり、NPNトランジスタ部
のエピタキシャル層は、実効的に上部の薄いＮ型低抵抗
エピタキシャル層となるから、前述の相反する条件を満
足させることができる。
部のＮ型エピタキシャル層は、実効的に下部の厚いＮ型
高比抵抗エピタキシャル層となり、NPNトランジスタ部
のエピタキシャル層は、実効的に上部の薄いＮ型低抵抗
エピタキシャル層となるから、前述の相反する条件を満
足させることができる。
（実施例） 第１図は本発明の一実施例の構造を示す略断面図であ
って、第２図乃至第４図は第１図の構造を得るまでの各
工程の略断面図である。
って、第２図乃至第４図は第１図の構造を得るまでの各
工程の略断面図である。
まず、第２図に示されるように、Ｐ型半導体基板１の
表面の受光素子としてホトダイオードの予定領域には第
１のＮ型埋込拡散層２を、信号処理回路素子としてのNP
Nトランジスタ等の予定領域にはＰ型埋込拡散層８を形
成する。
表面の受光素子としてホトダイオードの予定領域には第
１のＮ型埋込拡散層２を、信号処理回路素子としてのNP
Nトランジスタ等の予定領域にはＰ型埋込拡散層８を形
成する。
次に第３図に示されるように、全面に、例えば、100
Ωcm程度のＮ型高比抵抗エピタキシャル層９を厚く成長
させる。その後、NPNトランジスタの予定領域の表面に
第２のＮ型埋込拡散層10を形成する。これらの工程の期
間中に、第１のＮ型埋込拡散層２およびＰ型埋込拡散層
８はそれぞれ上下に拡散する。前記のＮ型高比抵抗エピ
タキシャル層９は、真性半導体に近いという意味でｉと
表記してある。
Ωcm程度のＮ型高比抵抗エピタキシャル層９を厚く成長
させる。その後、NPNトランジスタの予定領域の表面に
第２のＮ型埋込拡散層10を形成する。これらの工程の期
間中に、第１のＮ型埋込拡散層２およびＰ型埋込拡散層
８はそれぞれ上下に拡散する。前記のＮ型高比抵抗エピ
タキシャル層９は、真性半導体に近いという意味でｉと
表記してある。
さらに、第４図に示されるように、全面に、例えば、
１Ωcm程度のＮ型低比抵抗エピタキシャル層11を成長さ
せる。次に、各素子の予定領域の境界に、Ｐ型分離拡散
層3,3…を形成する。このＰ型分離拡散層3,3…の形成と
同時に、ホトダイオード予定領域のＮ型低比抵抗エピタ
キシャル層11の表面から、Ｎ型高比抵抗エピタキシャル
層９の表面に達するアノード用Ｐ型拡散層３−１を形成
する。これらの工程中に、第１のＮ型埋込拡散層２およ
びＰ型埋込拡散層８、ならびに第２のＮ型埋込拡散層10
は、それぞれ上下に拡散する。
１Ωcm程度のＮ型低比抵抗エピタキシャル層11を成長さ
せる。次に、各素子の予定領域の境界に、Ｐ型分離拡散
層3,3…を形成する。このＰ型分離拡散層3,3…の形成と
同時に、ホトダイオード予定領域のＮ型低比抵抗エピタ
キシャル層11の表面から、Ｎ型高比抵抗エピタキシャル
層９の表面に達するアノード用Ｐ型拡散層３−１を形成
する。これらの工程中に、第１のＮ型埋込拡散層２およ
びＰ型埋込拡散層８、ならびに第２のＮ型埋込拡散層10
は、それぞれ上下に拡散する。
この後、第１図に示されるような、ホトダイオードＡ
部の表面から第１のＮ型埋込拡散層２に達するカソード
用型補償拡散層５、NPNトランジスタＢ部の表面から第
２のＮ型埋込拡散層10に達するコレクタ補償拡散層12を
形成し、Ｎ型低比抵抗エピタキシャル層11の表面の一部
にベース拡散層６−１、さらにその一部にエミッタ拡散
層７を形成する。これらの工程中の熱処理により、第１
のＮ型埋込拡散層2,P型埋込拡散層8,第２のＮ型埋込拡
散層10は、それぞれ、さらに上下に拡散し、Ｐ型分離拡
散層３及びアノード用Ｐ型拡散層３−１は下方に拡散
し、最初のＮ型高比抵抗エピタキシャル層９の部分に達
する。NPNトランジスタＢの部分では、Ｐ型分離拡散層
３は、上方に拡散したＰ型埋込拡散層８に達する。従っ
て、Ｐ型分離拡散層３とＰ型埋込拡散層８により、各素
子間は分離される。また、Ｎ型高比抵抗エピタキシャル
層９は、Ｐ型埋込拡散層８の拡散により、完全に補償さ
れてＰ型となる。このようにして、第１図の構成の回路
内蔵受光素子が得られる。
部の表面から第１のＮ型埋込拡散層２に達するカソード
用型補償拡散層５、NPNトランジスタＢ部の表面から第
２のＮ型埋込拡散層10に達するコレクタ補償拡散層12を
形成し、Ｎ型低比抵抗エピタキシャル層11の表面の一部
にベース拡散層６−１、さらにその一部にエミッタ拡散
層７を形成する。これらの工程中の熱処理により、第１
のＮ型埋込拡散層2,P型埋込拡散層8,第２のＮ型埋込拡
散層10は、それぞれ、さらに上下に拡散し、Ｐ型分離拡
散層３及びアノード用Ｐ型拡散層３−１は下方に拡散
し、最初のＮ型高比抵抗エピタキシャル層９の部分に達
する。NPNトランジスタＢの部分では、Ｐ型分離拡散層
３は、上方に拡散したＰ型埋込拡散層８に達する。従っ
て、Ｐ型分離拡散層３とＰ型埋込拡散層８により、各素
子間は分離される。また、Ｎ型高比抵抗エピタキシャル
層９は、Ｐ型埋込拡散層８の拡散により、完全に補償さ
れてＰ型となる。このようにして、第１図の構成の回路
内蔵受光素子が得られる。
第１図の構造においては、信号処理回路部分の素子間
分離領域の幅はＰ型分離拡散層３で決定される。このＰ
型分離拡散層３の深さは、薄い低比抵抗エピタキシャル
層11の厚さとほぼ同等でよいため、Ｐ型分離拡散層３の
横方向への広がりが少なくなり、NPNトランジスタ等の
信号処理回路素子の活性島領域の大きさは小さく抑えら
れる。このため、NPNトランジスタ等の信号処理回路素
子の寄生容量が小さく抑えられ、高速の回路動作を実現
できる。
分離領域の幅はＰ型分離拡散層３で決定される。このＰ
型分離拡散層３の深さは、薄い低比抵抗エピタキシャル
層11の厚さとほぼ同等でよいため、Ｐ型分離拡散層３の
横方向への広がりが少なくなり、NPNトランジスタ等の
信号処理回路素子の活性島領域の大きさは小さく抑えら
れる。このため、NPNトランジスタ等の信号処理回路素
子の寄生容量が小さく抑えられ、高速の回路動作を実現
できる。
第１図において、Ｐ型埋込拡散層８は、NPNトランジ
スタＢの下方全域にわたって設けられているが、これを
Ｐ型分離拡散層３の直下のみに形成してもよい。この場
合Ｐ型分離拡散層３の直下以外の部分は、Ｎ型高比抵抗
エピタキシャル層９が残ることになるが、これはそのま
ま残してもよく、またはＮ型埋込拡散層によって補償す
ることもできる。
スタＢの下方全域にわたって設けられているが、これを
Ｐ型分離拡散層３の直下のみに形成してもよい。この場
合Ｐ型分離拡散層３の直下以外の部分は、Ｎ型高比抵抗
エピタキシャル層９が残ることになるが、これはそのま
ま残してもよく、またはＮ型埋込拡散層によって補償す
ることもできる。
また、ホトダイオードＡ部のカソード用のＮ型補償拡
散層５は、NPNトランジスタＢのコレクタ補償拡散層12
と同様に拡散し、その下方に対応するＮ型高比抵抗エピ
タキシャル層の９の一部に、予めＮ型埋込拡散層を設け
ておき、両者を接続するようにすることもできる。
散層５は、NPNトランジスタＢのコレクタ補償拡散層12
と同様に拡散し、その下方に対応するＮ型高比抵抗エピ
タキシャル層の９の一部に、予めＮ型埋込拡散層を設け
ておき、両者を接続するようにすることもできる。
なお、Ｐ型分離拡散層３もこれと同様に、それに対応
するＮ型高比抵抗エピタキシャル層９の一部に予めＰ型
埋込拡散層を設けて、Ｎ型低比抵抗エピタキシャル層11
の上下から拡散して形成することもできる。
するＮ型高比抵抗エピタキシャル層９の一部に予めＰ型
埋込拡散層を設けて、Ｎ型低比抵抗エピタキシャル層11
の上下から拡散して形成することもできる。
以上はＰ型半導体基板を用いる場合について述べた
が、Ｎ型の基板を用いて拡散層の構成を適当に変えた場
合にも応用できる。
が、Ｎ型の基板を用いて拡散層の構成を適当に変えた場
合にも応用できる。
（発明の効果） 本発明によれば、ホトダイオードＡの部分は、アノー
ド用Ｐ型拡散層３−１の側面以外のPN接合は、Ｎ型高低
比抵抗エピタキシャル層９中に形成されるため、接合容
量は大幅に低減できる。また、高低比抵抗Ｎ型エピタキ
シャル層の厚さは、信号処理回路部に悪影響を与えるこ
となく厚くできるため、光感度を向上させることができ
る。また、高低比抵抗Ｎ型エピタキシャル層の比抵抗及
び厚さが、実際の使用状態のバイアス電圧において、そ
の空乏層が第１のＮ型埋込拡散層２までに到達するよう
にして設定しておけば、発生した光キャリアが拡散によ
り走行することはなくなり、いわゆるｐ−ｉ−ｎ型の構
成となり、光電変換効率のよい、反応速度の早いホトダ
イオードを得ることができる。
ド用Ｐ型拡散層３−１の側面以外のPN接合は、Ｎ型高低
比抵抗エピタキシャル層９中に形成されるため、接合容
量は大幅に低減できる。また、高低比抵抗Ｎ型エピタキ
シャル層の厚さは、信号処理回路部に悪影響を与えるこ
となく厚くできるため、光感度を向上させることができ
る。また、高低比抵抗Ｎ型エピタキシャル層の比抵抗及
び厚さが、実際の使用状態のバイアス電圧において、そ
の空乏層が第１のＮ型埋込拡散層２までに到達するよう
にして設定しておけば、発生した光キャリアが拡散によ
り走行することはなくなり、いわゆるｐ−ｉ−ｎ型の構
成となり、光電変換効率のよい、反応速度の早いホトダ
イオードを得ることができる。
さらに、トランジスタ部は、実効的に低比抵抗で薄膜
のエピタキシャル層を有し、コレクタ抵抗の低い高速の
トランジスタを形成できる。
のエピタキシャル層を有し、コレクタ抵抗の低い高速の
トランジスタを形成できる。
このようなホトダイオードとトランジスタとを同一基
板に形成することにより、光感度，応答速度ともにすぐ
れた回路内蔵受光素子を得ることができる。
板に形成することにより、光感度，応答速度ともにすぐ
れた回路内蔵受光素子を得ることができる。
第１図は本発明の一実施例の構造を示す略断面図、第２
図，第３図および第４図は第１図の構造を得るまでの各
工程の略断面図、第５図は従来の構造の一例の略断面図
である。 １……Ｐ型半導体基板、２……Ｎ型埋込拡散層、３……
Ｐ型分離拡散層、５……Ｎ型補償拡散層、６……アノー
ド用Ｐ型拡散層、６−１……ベース拡散層、７……エミ
ッタ拡散層、８……Ｐ型埋込拡散層、９……Ｎ型高比抵
抗エピタキシャル層、11……Ｎ型低比抵抗エピタキシャ
ル層、12……コレクタ補償拡散層。
図，第３図および第４図は第１図の構造を得るまでの各
工程の略断面図、第５図は従来の構造の一例の略断面図
である。 １……Ｐ型半導体基板、２……Ｎ型埋込拡散層、３……
Ｐ型分離拡散層、５……Ｎ型補償拡散層、６……アノー
ド用Ｐ型拡散層、６−１……ベース拡散層、７……エミ
ッタ拡散層、８……Ｐ型埋込拡散層、９……Ｎ型高比抵
抗エピタキシャル層、11……Ｎ型低比抵抗エピタキシャ
ル層、12……コレクタ補償拡散層。
Claims (1)
- 【請求項１】Ｐ型の基板の上に形成されたＮ型の厚い高
比抵抗エピタキシャル層とその上に積層されたＮ型の薄
い低比抵抗エピタキシャル層とよりなり、前記Ｎ型の薄
い低比抵抗エピタキシャル層を貫いてＮ型の厚い高比抵
抗エピタキシャル層に達するアノードとＮ型の厚い高比
抵抗エピタキシャル層を含む受光素子を構成し、 前記のＮ型の厚い高比抵抗エピタキシャル層を補償して
形成したＰ型層の表面の前記のＮ型の薄い低比抵抗エピ
タキシャル層に拡散層を形成して信号処理回路素子を構
成し、 両素子を、前記のＮ型の厚い高比抵抗エピタキシャル層
を補償して形成されたＰ型層と、素子間の境界の表面か
ら前記の補償して形成されたＰ型層に達する前記のアノ
ードの形成と同時に形成されたＰ型の分離拡散層とで分
離したことを特徴とする回路内蔵受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093992A JPH088345B2 (ja) | 1989-04-13 | 1989-04-13 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093992A JPH088345B2 (ja) | 1989-04-13 | 1989-04-13 | 回路内蔵受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271667A JPH02271667A (ja) | 1990-11-06 |
| JPH088345B2 true JPH088345B2 (ja) | 1996-01-29 |
Family
ID=14097899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093992A Expired - Fee Related JPH088345B2 (ja) | 1989-04-13 | 1989-04-13 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088345B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041488A (ja) * | 1996-07-19 | 1998-02-13 | Nec Corp | 回路内蔵受光素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131570A (ja) * | 1985-12-03 | 1987-06-13 | Sharp Corp | 半導体受光装置 |
-
1989
- 1989-04-13 JP JP1093992A patent/JPH088345B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271667A (ja) | 1990-11-06 |
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