「ND2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Inverters INV1-INV4 receive the drive pulse signal CLK to output signals ND1-ND4, respectively.例文帳に追加

インバータINV1〜INV4は、駆動パルス信号CLKを入力し、それぞれ信号ND1、ND2、ND4およびND4を出力する。 - 特許庁

A second resistor portion R2 is installed between the first node ND1 and a second node ND2.例文帳に追加

第２の抵抗部Ｒ２は、第１のノードＮＤ１と第２のノードＮＤ２との間に設けられる。 - 特許庁

Gate terminals of the NT1 and PT1 are connected common and further connected with the node ND2.例文帳に追加

ＮＴ１およびＰＴ１のゲート端子は共通接続されるとともに、ノードＮＤ２に接続されている。 - 特許庁

The robot device transfers again to a node ND1 from the node ND2, and performs the " looking-back " motion (a self-motion arc a3).例文帳に追加

そして、再びノードＮＤ２からノードＮＤ１に遷移し、「振り返る」動作（自己動作アークａ３）を実行する。 - 特許庁

A drain D and a source S of the FET 3 are connected to a node ND1 and a node ND2 on a power-supply line B.例文帳に追加

ＦＥＴ３のドレインＤ及びソースＳは、電源ラインＢ上のノードＮＤ１及びＮＤ２に接続される。 - 特許庁

The signal processing part 10 applies a voltage on the second node ND2, and detects the opening/closing states of the plurality of switches SW1-SWn, based on a change of a voltage of the first node ND1 caused by the application of the voltage to the second node ND2.例文帳に追加

信号処理部１０は、第２のノードＮＤ２に電圧を印加し、これによって生じた第１のノードＮＤ１の電圧の変化に基づいて、複数のスイッチＳＷ１〜ＳＷｎの開閉状態を検出する。 - 特許庁

In a fifth P-channel MOS transistor P5, a second node ND2 is connected to a drain and a gate is connected to the drain.例文帳に追加

第５のＰチャネルＭＯＳトランジスタＰ５は、第２ノードＮＤ２とドレインが接続され、ゲートが当該トレインと接続される。 - 特許庁

The control signal generating circuit 20 is composed of a delay circuit (for example, buffer circuit BF) and NAND gates ND1 and ND2.例文帳に追加

制御信号発生回路２０は、遅延回路（たとえば、バッファ回路ＢＦ）とＮＡＮＤゲートＮＤ１，ＮＤ２からなる。 - 特許庁

Two NAND type memory cell units ND1 and ND2 are formed along with both the side walls parts of this trench area 13.例文帳に追加

このトレンチ領域１３の両側壁部分に沿って２個のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２を形成する。 - 特許庁

The refractive index nd1 of the first dielectric layer 14a is practically equal to the refractive index nd2 of the second dielectric layer 14b.例文帳に追加

第１の誘電体層１４ａの屈折率ｎ_d1と、第２の誘電体層１４ｂの屈折率ｎ_d2とは実質的に等しい。 - 特許庁

Thereby, as a potential V1 of a connection node ND2 is dropped directly, a comparator COMP outputs a control signal CS directly.例文帳に追加

このため、接続ノードＮＤ２の電位Ｖ１が直ちに低下するため、比較器ＣＯＭＰは即制御信号ＣＳを出力する。 - 特許庁

When the input terminal IN is VDD0, the node ND1 is changed into VDD2, and the node ND2 is kept in VDD0.例文帳に追加

入力端子ＩＮがＶＤＤ０のときはノードＮＤ１をＶＤＤ２に変化させ、ノードＮＤ２をＶＤＤ０のままとする。 - 特許庁

When the input terminal IN is VDD1, the node ND1 and the node ND2 are changed into VDD0 and VDD2, respectively.例文帳に追加

入力端子ＩＮがＶＤＤ１のときはノードＮＤ１をＶＤＤ０に、ノードＮＤ２をＶＤＤ２にそれぞれ変化させる。 - 特許庁

When a precharge terminal PCK is set at VDD0, a node ND1 and a node ND2 are prechaged at VDD2 and VDD0, respectively.例文帳に追加

プリチャージ端子ＰＣＫをＶＤＤ０にしたとき、ノードＮＤ１をＶＤＤ２に、ノードＮＤ２をＶＤＤ０にプリチャージしておく。 - 特許庁

A rectifying circuit 51 rectifies alternating-current power from a commercial power supply 90 and outputs it to between nodes ND1, ND2.例文帳に追加

整流回路５１は商用電源９０からの交流電力を整流してノードＮＤ１，ＮＤ２間に出力する。 - 特許庁

In this case, when an input terminal IN is VDD2, the node ND1 is changed into VDD0, and the node ND2 is kept in VDD0.例文帳に追加

このとき、入力端子ＩＮがＶＤＤ２のときはノードＮＤ１をＶＤＤ０に変化させ、ノードＮＤ２をＶＤＤ０のままとする。 - 特許庁

The transistor groups connected in series are split into two groups, and only the intermediate nodes ND2 of the different groups are bridge-connected together.例文帳に追加

直列に接続されるトランジスタ群を二つのグループに分割し、異なるグループ間の中間ノードＮＤ２のみをブリッジ接続する。 - 特許庁

Besides, one bit line BL to be connected to two NAND type memory cell units ND1 and ND2 is formed through a layer insulating film 30.例文帳に追加

また、２個のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２に接続する１本のビット線ＢＬを、層間絶縁膜３０を介して形成する。 - 特許庁

The Zener diode 7 and the energizing element 20 are provided between the node ND2 on the power-supply line B and a node ND5 on the power-supply line GND.例文帳に追加

電源ラインＢ上のノードＮＤ２と電源ラインＧＮＤ上のノードＮＤ５との間に、ツェナーダイオード７及び通電素子２０が設けられる。 - 特許庁

In a fourth P-channel MOS transistor P4, a second node ND2 is connected to a drain and a gate is connected to the gate of the MOS transistor P3.例文帳に追加

第４のＰチャネルＭＯＳトランジスタＰ４は、第２ノードＮＤ２とドレインが接続され、ゲートが第３のＰチャネルＭＯＳトランジスタＰ３のゲートと接続される。 - 特許庁

When the n-type transistor NT3 is off, a second auxiliary circuit 140 auxiliarily drives a second output node ND2 (second inversion output node NXD2).例文帳に追加

ｎ型トランジスタＮＴ３がオフのとき、第２の補助回路１４０が第２の出力ノードＮＤ２（第２の反転出力ノードＮＸＤ２）を補助的に駆動する。 - 特許庁

A voltage generating circuit includes a first transistor (PQ1) disposed in between a reference voltage node (GG) and a first node (ND1), and its gate connected to a second node (ND2).例文帳に追加

基準電圧ノード（ＧＧ）と第１のノード（ＮＤ１）の間に第１のトランジスタ（ＰＱ１）を配置し、そのゲートを第２のノード（ＮＤ２）に接続する。 - 特許庁

In the formula, Nd2 is lightning damage failure density; Nt2 is storage density; Ld2 is lightning density; k2 is regression coefficient; and x is regression multiplier.例文帳に追加

「予測式・・・Ｎｄ２＝ｋ２×（Ｎｔ２×Ｌｄ２）Ｘ」、Ｎｄ２：雷害故障密度、Ｎｔ２：収容密度、Ｌｄ２：落雷密度、ｋ２：回帰係数、ｘ：回帰乗数。 - 特許庁

The stabilization circuit (12) preferably includes a first switch (P3) for controlling a connection between a second supply voltage supply node (ND1) and a connection node (ND2), and a second switch (N3) for controlling a connection between a ground voltage supply node (GND) and an output node (ND3) in response to a voltage at the connection node (ND2).例文帳に追加

安定化回路（１２）は、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）との接続を制御する第１スイッチ（Ｐ３）と、接続ノード（ＮＤ２）電圧に応答して接地電圧供給ノード（ＧＮＤ）と出力ノード（ＮＤ３）との接続を制御する第２スイッチ（Ｎ３）とを備えることが好ましい。 - 特許庁

In each of these NAND type memory cell units ND1 and ND2, a floating gate FG and a control gate CG are formed in the manner of self-matching without using a photoresist.例文帳に追加

これらＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２における浮遊ゲートＦＧ及び制御ゲートＣＧは、フォトレジストを用いることなく自己整合的に形成する。 - 特許庁

In a pair of transfer transistors T1, T2 of a static memory cell, one and the other of source and drain are connected to complementary input/output nodes ND1, ND2 of latch and to bit lines in pairs individually.例文帳に追加

スタティックメモリセルの一対の転送トランジスタは、ソース・ドレインの一方および他方をラッチの相補の入出力ノードと一対のビット線とにそれぞれ接続している。 - 特許庁

A first control switching element Q1 is disposed between the second ND2 and a first power supply node GND and is conducted when it receives a first pulse signal PLS1.例文帳に追加

第１の制御用スイッチング素子Ｑ１は、第２のノードＮＤ２と第１の電源ノードＧＮＤとの間に設けられ、第１のパルス信号ＰＬＳ１を受けたときに導通する。 - 特許庁

The detected transmittance change is made reflected in the output of the cumulative exposure sensor 17, by which the output of a light source or the adjustment of an ND2 is feedback-controlled.例文帳に追加

また、検出した透過率変化を積算露光量センサ１７の出力に反映させて、光源１の出力やＮＤ２の調整に対してフィードバック制御を行う。 - 特許庁

As a result, the potential difference between the first node 650 and the second node 660 is maintained, and the rise in the speed of the potential of the second node (ND2) 660 becomes higher as compared with TP6.例文帳に追加

これにより、第１ノード６５０と第２ノード６６０との間の電位差は維持されることから、ＴＰ６に比べて第２ノード（ＮＤ２）６６０の電位の上昇速度が速くなる。 - 特許庁

The first switch (P3) connects the second supply voltage supply node (ND1) and the connection node (ND2) when a second supply voltage (VDD) does not exceed a first intermediate voltage.例文帳に追加

そして、第１スイッチ（Ｐ３）は、第２電源電圧（ＶＤＤ）が、第１中間電圧を超えないときに、第２電源電圧供給ノード（ＮＤ１）と接続ノード（ＮＤ２）とを接続する。 - 特許庁

Also, when data of "Low" are stored in a first storage node ND1, a potential of a second storage node ND2 is "High", and a transistor Q4 is in an "on" state.例文帳に追加

また、第１の記憶ノードＮＤ１にＬｏｗのデータが記憶されている場合は、第２の記憶ノードＮＤ２の電位はＨｉｇｈであり、トランジスタＱ４がオン状態となっている。 - 特許庁

The MR head RMR is connected between two current sources P2 and Q2, and a feedback amplifier Gm1 is furnished for controlling current values of the current sources so that the voltage between the both terminals ND2 and ND3 becomes the specified voltage.例文帳に追加

ＭＲヘッドＲMRを２つの電流源Ｐ２，Ｑ２の間に接続し、その両端ＮＤ２，ＮＤ３間の電圧を所定の電圧となるように前記電流源の電流値を制御する帰還アンプＧｍ１を備えた。 - 特許庁

The booster circuit comprises capacitors CP1 and CP2 having one ends connected, respectively, with nodes ND1 and ND2, n-channel transistors NT1 and NT2, and p-channel transistors PT1 and PT2.例文帳に追加

この昇圧回路は、ノードＮＤ１およびＮＤ２に、それぞれ、その一方の端子が接続されるキャパシタＣＰ１およびＣＰ２と、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ｐチャネルトランジスタＰＴ１およびＰＴ２とを備えている。 - 特許庁

The negative resistors ND1 and ND2 have current/voltage characteristics, with which an area, where differential resistance becomes negative, exists even when an impressed voltage is positive or negative, and the absolute value of an impressed current shows at least one maximal value.例文帳に追加

負性抵抗素子ＮＤ１，ＮＤ２は、印加電圧が正負いずれの場合も、微分抵抗が負となる領域が存在し、かつ印加電流の絶対値が少なくとも１つの極大値を示す電流・電圧特性を有する。 - 特許庁

The current comparing circuit is provided with a serial negative resistor circuit composed of negative resistors ND1 and ND2 and a clock signal supply circuit C for supplying clock signals VCK1 and VCK2 of the same cycle to both terminals of this circuit.例文帳に追加

電流比較回路は、負性抵抗素子ＮＤ１，ＮＤ２からなる直列負性抵抗素子回路と、この回路の両端に同一周期のクロック信号ＶＣＫ１，ＶＣＫ２を供給するクロック信号供給回路Ｃを備えている。 - 特許庁

Consequently, a thyristor comprising a p^+ diffusion PD1 as the anode of the diode, the n-well NW1, a p well PW1, and an n^+ diffusion layer ND2 as the source of a transistor NMOS operates, to discharge the electrostatic surge to the ground terminal GND.例文帳に追加

この結果、ダイオードのアノードであるＰ^＋拡散層ＰＤ１、ＮウェルＮＷ１、ＰウェルＰＷ１及びトランジスタＮＭＯＳのソースであるＮ^＋拡散層ＮＤ２で構成されるサイリスタが動作し、静電サージは接地端子ＧＮＤへ逃がされる。 - 特許庁

A CMOS-SRAM equipped with a plurality of full CMOS type memory cells 1 arranged in a two-dimensional array in line and columnar directions is provided with a capacity plate 2 for reducing software error by adding a capacity to nodes ND1 and ND2.例文帳に追加

行方向及び列方向に２次元配列で配置された複数のフルＣＭＯＳ型のメモリセル１を備えたＣＭＯＳ−ＳＲＡＭには、ノードＮＤ１、ＮＤ２に容量を付加してソフトエラーを低減する容量プレート２が設けられている。 - 特許庁

This robot device interrupts motion of " a dance ", when transfer to " looking-back " motion (a self-operation arc a3) is indicated, when performing " dance " motion (a self-motion arc a1), and transfers to a posture (for example, a node ND2) closest to a posture at interrupted time.例文帳に追加

ロボット装置は、「ダンス」の動作（自己動作アークａ１）の実行中に「振り返る」動作（自己動作アークａ３）への遷移が指示されると、「ダンス」の動作を中断し、中断した時点での姿勢に最も近い姿勢（例えばノードＮＤ２）に遷移する。 - 特許庁

Drive wheels 12 are braked by the regenerative braking of a drive motor 26, based on the switchback operation on an acceleration lever 22, and further slipping velocity ΔVD for detecting slipping of the drive wheels 12 is determined from the number of front wheel revolutions NLF (NRF) and the number of rear wheel revolutions ND1 (ND2).例文帳に追加

アクセルレバー２２のスイッチバック操作に基づき、走行用モータ２６の回生制動によって駆動輪１２を制動するとともに、前輪回転数ＮLF（ＮRF）と後輪回転数ＮD1（ＮD2）とから駆動輪１２のスリップを検出するためのすべり速度ΔＶD を求める。 - 特許庁

In the corrected acceleration period, since the potential of a first node (NDI) 650 goes into a floating state, accordingly, the potential of the first node (NDI) 650 rises according to the potential rise in a second node (ND2) 660, corresponding to a driving current from a driving transistor 620.例文帳に追加

この補正加速期間では、第１ノード（ＮＤ１）６５０の電位が浮遊状態となるため、駆動トランジスタ６２０からの駆動電流に応じた第２ノード（ＮＤ２）６６０の電位上昇に合わせて第１ノード（ＮＤ１）６５０の電位が上昇する。 - 特許庁

The control means 4 has a clock signal, and controls switching elements Q1-Q4 with digitally generated gate signals to change the frequency of a rectangular voltage applied between nodes Nd1-Nd2, whereby controlling the output power of the DC-DC converter 3 as a resonant converter.例文帳に追加

制御手段４は、クロック信号を備え、デジタル的に生成したゲート信号によりスイッチング素子Ｑ１〜Ｑ４を制御し、ノードＮｄ１〜Ｎｄ２間に印加する矩形波状電圧の周波数を変化させて、共振形コンバータであるＤＣ−ＤＣコンバータ３の出力電力を制御する。 - 特許庁

The power supply circuit part of them includes a plurality of transistors (Tr1-Tr6) shown in the figure, a modulation part (10) for controlling their on/off, and first and second capacitive elements (C1, C2), etc., in addition to a coil (L) provided between a first node (ND1) and a second node (ND2).例文帳に追加

このうち電源回路部は、第１ノード（ＮＤ１）と第２ノード（ＮＤ２）との間に設けられるコイル（Ｌ）に加えて、図示する複数のトランジスタ（Ｔｒ１〜Ｔｒ６）、これらのオンオフを制御する変調部（１０）、並びに、第１及び第２容量素子（Ｃ１，Ｃ２）、等を備えている。 - 特許庁

The capacitor C111 is connected between the node ND1 and the second node, the serially connected tuning coil L112 and the capacitor C112 are connected between the node ND1 and the node ND2 in parallel to the tuning coil L111, and an output node of the tuning circuit 1101b by the node ND1 is formed.例文帳に追加

キャパシタＣ１１１がノードＮＤ１と上記第２のノードとの間に接続され、同調コイルＬ１１１と並列に、直列接続された同調コイルＬ１１２とキャパシタＣ１１２がノードＮＤ１とノードＮＤ２間に接続され、ノードＮＤ１により同調回路１１０１ｂの出力ノードが形成されている。 - 特許庁

Then, the node ND3 detects generation of a failure wherein the data communication with the normal connection nodes ND1, ND2 can not be performed, an emergency connection node NDA included in the group of emergency nodes is accessed by referring to the connection information and connection permission application including information indicating statuses of the failure is transmitted.例文帳に追加

そして、ノードＮＤ３が、通常接続ノードＮＤ１，ＮＤ２とデータ通信ができない障害の発生の検出すると、接続情報を参照することで、緊急接続ノード群に含まれる緊急接続ノードＮＤＡに対してアクセスを行い、障害の状況を示す情報を含む接続許可申請を送信する。 - 特許庁

A tuning circuit 1101b includes a first tuning coil (inductor) L111 and a second tuning coil (inductor) L112 for forming a receiving antenna, a first capacitor C111, a second capacitor C112, and a first node ND1 and a second node ND2 connecting both terminals of a tuning coil L111 respectively.例文帳に追加

同調回路１１０１ｂは、受信アンテナを形成する第１の同調コイル（インダクタ）Ｌ１１１、第２の同調コイル（インダクタ）Ｌ１１２、第１のキャパシタＣ１１１、第２のキャパシタＣ１１２、同調コイルＬ１１１の両端子がそれぞれ接続される第１のノードＮＤ１、および第２のノードＮＤ２とを含む。 - 特許庁