「CK-2」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Instead of the variable delay circuit 10, a variable delay circuit may be provided which delays a clock CK of the latch circuit 2.例文帳に追加

可変遅延回路１０に代えて、ラッチ回路２のクロックＣＫを遅延する可変遅延回路を設けてもよい。 - 特許庁

The phase comparison circuit 80 compares the phases of respective signal waveforms of an output signal CK-A for making the clock signal CK pass through the input gate 40-1, and an output signal OT delayed, by making the clock signal CK pass through the input gate 40-2 and the variable delay circuit 70.例文帳に追加

位相比較回路８０は、クロック信号ＣＫが入力ゲート４０−１を経た出力信号ＣＫ−Ａと、クロック信号ＣＫが入力ゲート４０−２と可変遅延回路７０とを経て遅延した出力信号ＯＴとの各信号波形の位相を比較する。 - 特許庁

Each header byte Ck of a codeword quad is redefined as comprising two interleaved (m/2) bit nibbles, e_k, o_k.例文帳に追加

符号語カッドの各ヘッダ・バイトｃ_Ｋは、２つのインターリーブされた（ｍ／２）ビット・ニブル、ｅ_ｋ、ｏ_Ｋを含むように再定義される。 - 特許庁

In a letter string "Cm7/C" of a chord ck, a letter [D] which represents the root of the chord is displayed in a different form than the other letters (2).例文帳に追加

コードｃｋの文字列“Ｃｍ７／Ｃ”のうち、コードのルートを表わす文字「Ｄ」は他の文字とは異なる態様で表示する（２）。 - 特許庁

The timing control circuit 2 invalidates the operation of the inside clock signals CK, CKB by receiving output from the comparative circuit.例文帳に追加

タイミング制御回路２は、比較回路からの出力を受けて内部クロック信号ＣＫ，ＣＫＢの動作を無効にするものである。 - 特許庁

A drive use ECL circuit 5 receives clock signals CK, XCK to drive the master latch circuit 1 and the slave latch circuit 2.例文帳に追加

駆動用ＥＣＬ回路５は、クロック信号ＣＫ，ＸＣＫの入力に基づいて、マスターラッチ回路１及びスレーブラッチ回路２を駆動する。 - 特許庁

An encryption key processor 21 of the WUSB device 2 reads the connection key CK from the USB memory 3 attached on the USB I/F24.例文帳に追加

ＷＵＳＢデバイス２の暗号鍵処理部２１は、ＵＳＢ Ｉ／Ｆ２４に装着されたＵＳＢメモリ３からコネクション鍵ＣＫを読み出す。 - 特許庁

The data control part 40 outputs a data signal DT2 read out from the synchronous SRAM 2 in synchronization with the leading phase clock signal CK to the processor 1 as a data signal DT1 in synchronization with the clock signal CK.例文帳に追加

データ制御部４０は、位相の進んだクロック信号ＣＫに同期して同期式ＳＲＡＭ２から読み出されたデータ信号ＤＴ２を、このクロック信号ＣＫに同期してデータ信号ＤＴ１としてプロセッサ１へ出力する。 - 特許庁

A counter part is divided into a counter part of lower M bits which operates by a high speed clock CK 1 and a counter part of upper "N-M" bits which operates by a low speed clock CK 2 obtained by performing 2^M division of the high speed clock CK1 and the respective counter parts of lower M bits and upper "N-M" bits are selectively operated.例文帳に追加

高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。 - 特許庁

DIA' outputted from the flip-flop circuit 1 and CK' outputted from the delay circuit 2 are inputted to the EXOR circuit 3 together.例文帳に追加

フリップフロップ回路１から出力されるＤＩＡ´と遅延回路２から出力されるＣＫ´は共にＥＸＯＲ回路３に入力される。 - 特許庁

The digital circuit 1 operates in accordance with a clock CK, and outputs an analog circuit control signal S1 for controlling the operation of the analog circuit 2.例文帳に追加

デジタル回路１は、クロックＣＫに従って動作し、アナログ回路２の動作を制御するためのアナログ回路制御信号Ｓ１を出力する。 - 特許庁

The WUSB host 1 uses the generated connection key CK, and the WUSB device 2 uses the connection key CK read from the USB memory 3 to generate a paired temporary key PTK to be used for encryption and decryption of communication data.例文帳に追加

ＷＵＳＢホスト１は生成したコネクション鍵ＣＫを用いて、ＷＵＳＢデバイス２はＵＳＢメモリ３から読み出したコネクション鍵ＣＫを用いて、通信データの暗号化及び復号化に使用するためのペア一時鍵ＰＴＫを生成する。 - 特許庁

A DIA (data signal) is inputted to the flip-flop circuit 1, and a CK (clock signal) is also inputted to both the delay circuit 2 and the flip-flop circuit 1.例文帳に追加

フリップフロップ回路１にはＤＩＡ（データ信号）が入力され、遅延回路２とフリップフロップ回路１の両者にＣＫ（クロック信号）も入力される。 - 特許庁

When a selection signal SE of the selector 2 is "1", the flip-flop 1 inputs the external input data value Din and takes it in at a leading edge of the clock CK.例文帳に追加

フリップフロップ１は、セレクタ３の選択信号ＳＥが“１”の場合、外部入力データ値Ｄinを入力し、クロックＣＫの立ち上がりエッジで取り込む。 - 特許庁

A sensor drive circuit 2 outputs a start pulse Ps to drive a line sensor 3 for a prescribed scanning period and a clock Ck to read data from each pixel.例文帳に追加

センサ駆動回路２は、ラインセンサ３を所定の走査周期で駆動するためのスタートパルスＰｓと、各画素からデータを読み出すためのクロックＣｋを出力する。 - 特許庁

The circuit 14 detects the stoppage of the clock CK and outputs an analog circuit control signal S2 for stopping the analog circuit 2.例文帳に追加

クロック停止検出回路１４は、クロックＣＫの停止を検出してアナログ回路２の動作を停止させるアナログ回路制御信号Ｓ２を出力する。 - 特許庁

On the basis of the multiframe number, the VC-2 demapping part 203 forms seven divided data Ck and sends the data to a P/S part 204, which regenerates the intermediate frame data IFD2.例文帳に追加

ＶＣ−２デマッピング部２０３は網内遅延識別用マルチフレーム番号をもとに７つの分割データＣｋを生成しＰ／Ｓ部２０４へ送る。 - 特許庁

The latch circuit 10 executes a latch operation for inputting one bit data by the data input part 3 when a clock input line CK is in a high level and executes a hold-operation for holding one bit data by the data holding part 2 when CK is in a low level.例文帳に追加

ラッチ回路１０は、クロック入力ラインＣＫがハイレベルの際に、データ入力部３が１ｂｉｔのデータを入力するラッチ動作を行い、クロック入力ラインＣＫがロウレベルの際に、データ保持部２が１ｂｉｔのデータを保持するホールド動作を行う。 - 特許庁

The internal clocking CLK becomes a corrected internal clocking CK' via a delay circuit 32 having the delay quantity A, a delay unit array 33-1 to 33-n forming the delay quantity 2×Δ and a delay circuit 34 having the delay quantity D2, to be synchronized with the external clocking CK.例文帳に追加

この内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２、遅延量２×Δを形成する遅延ユニットアレイ３３−１〜３３−ｎ及び遅延量Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となり、外部クロックＣＫに同期する。 - 特許庁

A translinear circuit 3 creates, based on the control voltage VCNTL created by the DLL circuit 2, a current related to the square of the frequency of the clock signal CK.例文帳に追加

トランスリニア回路３は、ＤＬＬ回路２が生成した制御電圧ＶＣＮＴＬに基づいて、クロック信号ＣＫの周波数の２乗の関係を持つ電流を生成する。 - 特許庁

Switching operation of the output circuit 2 is performed based on input data and an output enable signal by synchronous operation with a clock CK of an internal circuit 4 in ordinary operation.例文帳に追加

通常動作において、内部回路４がクロックＣＫに同期して動作することで、入力されるデータと出力イネーブル信号に基づいて、出力回路２のスイッチング動作を行う。 - 特許庁

A j-th stage (j=2-n) inputs a signal supplied from the even driver 2e through the gate lines GL (2j-2) and outputs a high level selection signal to the gate lines GL (2j-1) in accordance with the control signal Φ1, CK.例文帳に追加

第ｊ段（ｊ＝２〜ｎ）が偶数ドライバ２ｅからゲートラインＧＬ（２ｊ−２）を介して供給される信号を入力して、制御信号Φ１、ＣＫに従ってハイレベルの選択信号をゲートラインＧＬ（２ｊ−１）に出力する。 - 特許庁

In the device 2, the impedance between contacts A and B is made lower and amplitudes of signals CK and ICK are made shorter when a transmission signal TS2 is 'L', but the amplitudes are made wider when the transmission signal TS2 is 'H'.例文帳に追加

また、装置２において、送信信号ＴＳ２が“Ｌ”のときは接点Ａ，Ｂ間のインピーダンスが小さくなり、信号ＣＫ，ＩＣＫの振幅は小さくなる一方、“Ｈ”のときは振幅は大きくなる。 - 特許庁

In a control part 2, two transistor, namely, an n typ MIS transistor TN1 for receiving a clock signal CK and an N type MIS transistor TN3 for a signal of a control node nc of an inputting part 1 are connected in series.例文帳に追加

制御部２では、クロック信号ＣＫを受けるｎ型ＭＩＳトランジスタＴＮ１と、入力部１の制御ノードｎｃの信号を受けるｎ型ＭＩＳトランジスタＴＮ３とが２個直列に接続される。 - 特許庁

At first, the PLL circuit 2 compares the frequency/phase of the clock signal C0' inputted from a buffer circuit group with that of an external clock signal Ck inputted from the external by a frequency/phase comparing parat 20.例文帳に追加

まず、ＰＬＬ回路２は、周波数・位相比較部２０において、バッファ回路群から入力されたクロック信号Ｃ_0 ′と外部から入力された外部クロック信号Ｃ_k との周波数・位相比較を行う。 - 特許庁

A part of clock signals CK and XCK obtained from the memory control LSI 1 is fed back to the memory control LSI 1 via a wire 102a without being inputted to the DDR-SDRAM 2.例文帳に追加

メモリ制御ＬＳＩ１から取得されるクロック信号ＣＫ，ＸＣＫの一部が、配線１０２ａを介して、ＤＤＲ−ＳＤＲＡＭ２に入力されずにメモリ制御ＬＳＩ１に引き戻される。 - 特許庁

As a result, a high frequency noise component superimposed on the analog input signal Vin is cancelled by passing the delay pulse Pin through the delay units 2 within one period of a clock CK.例文帳に追加

この結果、アナログ入力信号Ｖｉｎに重畳された高周波ノイズ成分は、クロックＣＫの一周期内に遅延パルスＰｉｎが複数の遅延ユニット２を通過することにより相殺される。 - 特許庁

When a clock signal CK is 'L', an input changeover switch 2 is switched to an input voltage Vi side and PMOSs 6 and 7 are also turned on to set the electric potential of an internal node NA in a threshold voltage Vt of an inverter 4.例文帳に追加

クロック信号ＣＫが“Ｌ”のとき、入力切替スイッチ２は入力電圧Ｖｉ側に切り替えられると共に、ＰＭＯＳ６，７がオンとなって内部ノードＮＡの電位は、インバータ４の閾値電圧Ｖｔにセットされる。 - 特許庁

In the present invention, the current supply part 1 increases a current to supply the current to a current sink terminal 2a of the first inverter 2 and the second inverter 3 when a frequency of a first clock signal CK increases.例文帳に追加

本発明では、電流供給部１は、第１クロック信号ＣＫの周波数が高くなると電流を増大して第１インバータ２及び第２インバー３の電流シンク端子２ａに該電流を供給する。 - 特許庁

Encoding tables 4b and 4c are both composed of six table elements (Sk=0, 1, 2, 3, 4, and 5), and an encoding output Ck to an input bit pattern Dk and state information Sk+1 indicating a following state can be obtained.例文帳に追加

符号化テーブル４ｂ、４ｃは共に６つのテーブル要素Ｓk＝０、１、２、３、４、５）からなっており、入力ビットパターンＤkに対する符号化出力Ｃkと次の状態を示す状態情報Ｓk+1が得られる。 - 特許庁

In a data carrier device 2, signals CK and ICK are subjected to full wave rectification into the operation voltage by a rectifying circuit 21, and a reception signal RS2 is extracted by a second signal detection circuit 22.例文帳に追加

データキャリア装置２において、信号ＣＫ，ＩＣＫは整流回路２１によって全波整流されて動作電圧となり、また第２の信号検出回路２２によって受信信号ＲＳ２が抽出される。 - 特許庁

When the processor 1 makes a request to read out data, a clock control part 30 selects the clock signal CKL to supply a clock signal CK to a synchronous SRAM 2 and to a data control part 40.例文帳に追加

クロック制御部３０は、プロセッサ１からデータの読み出し要求が行われると、クロック信号ＣＫＬを選択してクロック信号ＣＫを同期式ＳＲＡＭ２へ与えると共に、データ制御部４０へ出力する。 - 特許庁

When an address by which a memory 2 is accessed is inputted, a high level clock select signal S is outputted from an address decoder 11, and a frequency divider 12 is stopped, and a clock signal CK is supplied from a clock selector 13 to a bus control state machine 14 as a bus clock BCK so that the memory 2 can be controlled.例文帳に追加

メモリ２がアクセスされるアドレスが入力されるとアドレスデコーダ１１からハイレベルのクロックセレクト信号Ｓが出力され、分周器１２が停止し、クロックセレクタ１３からクロック信号ＣＫがバスクロックＢＣＫとしてバス制御ステートマシン１４に供給され、メモリ２が制御される。 - 特許庁

If an operation control signal EN is provided, a frequency dividing clock generator 10 outputs a clock signal CK1 having the same frequency as that of a reference clock signal CK and clock signals CK2-CK5 obtained by frequency-dividing the signal CK1 into 1/2, 1/4 and so forth.例文帳に追加

動作制御信号ＥＮが与えられると、分周クロック生成部１０から、基準クロック信号ＣＫと同じ周波数のクロック信号ＣＫ１とこれを１／２，１／４，…に分周したクロック信号ＣＫ２〜ＣＫ５が出力される。 - 特許庁

In mode 2, the second clocks XCK is sustained at GND, the first clock CK is changed to a first high level (VDD), the second switching element SW2 is turned on, and the first and third switching elements SW1 and SW3 are turned off.例文帳に追加

モード２において、第２のクロックＸＣＫをＧＮＤに維持し、第１のクロックＣＫを第１の高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。 - 特許庁

A delay circuit 172 outputs delayed clock signals SD generated by delaying reference clock signals S0 inputted from a reference clock signal output circuit 170 to the clock terminal CK of an i-th latch signal output circuit 174i (i=1, 2, 3).例文帳に追加

遅延回路１７２は、基準クロック信号出力回路１７０から入力される基準クロック信号Ｓ０を遅延させて生成した遅延クロック信号ＳＤを第ｉのラッチ信号出力回路１７４ｉ（ｉ＝１，２，３）のクロック端子ＣＫに出力する。 - 特許庁

As a breadthwise deviation amount calculating means, an arithmetic processing part 20 calculates the deviation between a midpoint CK on the center line of both the track marks 2 and a midpoint Ca on the CCD line sensor 5 as the amount of the deviation on the breadthwise direction of the track for the unmanned carrier 1.例文帳に追加

幅方向偏位量算出手段としての演算処理部２０は、両軌道マーク２、２の中央線上の中点ＣＫとＣＣＤラインセンサ５上の中点Ｃａとのずれを、無人搬送車１の軌道の幅方向に対する偏位量として算出する。 - 特許庁

The two flip-flops are clocked by an input clock signal CK to supply a divided output signal OUT whose frequency is divided by 2 or by 3 in accordance with a division mode selection signal divb applied to the input of the first NAND logic gate 15.例文帳に追加

２つのフリップ・フロップは、分周された出力信号ＯＵＴを与えるために入力クロック信号ＣＫでクロックされ、その出力信号の周波数は、第１のＮＡＮＤロジック・ゲート１５の入力に与えられる分周モード選択信号ｄｉｖｂに応じて２又は３で分周される。 - 特許庁

Then, the method and the apparatus store a second table, the converted value of which is set corresponding to the graphic data which are converted using the first table, in an memory address corresponding to, at least one of input values of v(k)=ck+d (where c and d are constants, as well as K=0, 1, 2 to n).例文帳に追加

次に、全入力値のうち少なくともｖ（ｋ）＝ｃｋ＋ｄ（ただし、ｃ、ｄは定数、ｋ＝０，１，２…ｎ）で表される入力値：ｖ（ｋ）に対応するアドレスに、第一テーブルを用いて変換された画像データに応じて設定される変換値が格納された第二テーブルをメモリに格納する。 - 特許庁

This medical information providing system 1 is mainly composed of a management server 2 having a medical information database MID forming a database of medical information MI on the medical workers MM; sick or wounded person terminals 3 used by sick or wounded persons CK; and medical person terminals 4 used by medical workers MM such as physicians.例文帳に追加

医療情報提供システム１は、医療従事者ＭＭに関する医療情報ＭＩをデータベース化した医療情報データベースＭＩＤを有する管理サーバ２と、傷病者ＣＫの利用する傷病者端末３と、医師等の医療従事者ＭＭの利用する医療者端末４とから主に構成されている。 - 特許庁

In the frequency correction circuit 5, a counter 10 generates a signal of a frequency fa by frequency division by 1/i (an integer of i;2 or more) of an input clock signal CK of a frequency fi, and outputs a frequency division signal Da by correcting the number of pulses of the signal of the frequency fa by a correction signal Scp.例文帳に追加

周波数補正回路５において、カウンタ１０は、入力される周波数ｆｉのクロック信号ＣＫを１／ｉ（但し、ｉ；２以上の整数）分周することにより周波数ｆａの信号を生成し、且つ、補正信号Ｓｃｐによりその周波数ｆａの信号のパルス数を補正して分周信号Ｄａを出力する。 - 特許庁

Four types of timing signals CK, HSS, VSS and TT, generated by the timing generator 6 of the camera body part 2, are transmitted to the timing generator 12 of the head part 4 through transmission lines 31 to 34, and the generator 12 generates a timing signal ϕ2 composed of eight types of signals and two sampling signals SHP and SHD.例文帳に追加

カメラ本体部２のタイミングジェネレータ６により生成された４種類のタイミング信号ＣＫ，ＨＳＳ，ＶＳＳ，ＴＴが伝送線３１〜３４によりヘッド部４のタイミングジェネレータ１２に伝送され、タイミングジェネレータ１２により８種類の信号からなるタイミング信号φ２および２つのサンプリング信号ＳＨＰ，ＳＨＤが生成される。 - 特許庁

Inverters 1, 2 supply a clock ck to master and slave side transmission gates 4, 8 without using a clocked inverter for data latching, and an NMOS transistor(TR) 5 and a PMOS TR 6 whose drain voltage/source voltage is inversely connected to that of a conventional CMOS circuit latch data when the transmission gates 4, 8 are open.例文帳に追加

データ保持のためのクロックド・インバータを用いずに、インバータ１，２によってマスタ側およびスレーブ側のトランスミッションゲート４，８にクロックｃｋを供給し、トランスミッションゲート４，８がオープンしたときのデータ保持を、通常のＣＭＯＳ回路とはドレイン電圧／ソース電圧が逆に接続されたＮＭＯＳのトランジスタ５とＰＭＯＳのトランジスタ６とで行うようにした。 - 特許庁