「Gate 7」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

After he took the posts of Chunagon, Dainagon and Toka no sechie Geben (a kugyo who supervised many matters outside Jomei Gate at Toka no sechie [Imperial Court Ceremony]), he was appointed as Shonii Naidaijin (Senior Second Rank, Inner Minister) in 1770. 例文帳に追加

中納言・大納言・踏歌節会外弁を経て、明和7年（1770年）に正二位内大臣。 - Wikipedia日英京都関連文書対訳コーパス

This construction work was continued by second generation Shogun Hidetada TOKUGAWA and the surviving Sammon gate was built in 1621. 例文帳に追加

造営は2代将軍徳川秀忠に引き継がれ、現存の三門は元和(日本)7年（1621年）に建設された。 - Wikipedia日英京都関連文書対訳コーパス

On July 23 and 24, a great Buddhist memorial service "Jizo-e shiki Daihoe" (Jizo Festival) is held to worship Jizo Bosatsu (the guardian deity for children), and the temple comes alive with many stalls set up in front of the gate. 例文帳に追加

7月23日、24日の「地蔵会式大法会（地蔵祭り）」には、門前に出店も出て賑わう。 - Wikipedia日英京都関連文書対訳コーパス

October 21, 1995: The automatic ticket gate was introduced at all stations on the Keihan lines (including the Oto, Uji and Katano lines). 例文帳に追加

1995年（平成7年）10月21日京阪線全駅（鴨東線・宇治線・交野線も含む）の自動改札化が完了。 - Wikipedia日英京都関連文書対訳コーパス

This improves the balance of a field distribution between the gate region layer 6 and the drain region layer 7.例文帳に追加

これにより、ゲート領域層６とドレイン領域層７との間の電界分布のバランスの改善が図られる。 - 特許庁

After that, the unreacted rare-earth-containing film 8 and the mask layer 7 are removed, and then a metal gate electrode is formed.例文帳に追加

その後、未反応の希土類含有膜８とマスク層７を除去してから、メタルゲート電極を形成する。 - 特許庁

The polysilicon gate 13 is formed to be extended from the surface of a semiconductor layer 5 to an element isolation insulating film 7.例文帳に追加

ポリシリコンゲート１３は半導体層５上から素子分離絶縁膜７上に延伸して形成されている。 - 特許庁

A gate insulating film GD is provided on the semiconductor substrate 1 and a side surface of the semiconductor substrate protruding portion 7.例文帳に追加

半導体基板１上及び半導体基板突起部７の側面には、ゲート絶縁膜ＧＤが設けられる。 - 特許庁

Thereafter, a p-type second gate layer 7 is formed on the surface of the channel layer 6 by an ion implanting method.例文帳に追加

その後、このチャネル層６の表面にイオン注入法によってＰ型の第２のゲート層７を形成する。 - 特許庁

In the MOS transistor, the source 11s is formed at a position spaced from the gate electrode 7 when viewing it from above.例文帳に追加

ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。 - 特許庁

A diode 10 is formed inside the logic cell B, and this diode 10 and the gate terminal 7 are connected by wiring 8.例文帳に追加

論理セルＢ内にはダイオード１０を形成し、このダイオード１０とゲート端子７を配線８で接続する。 - 特許庁

On the reflection layer 7, a pixel electrode 2 is formed through a gate insulation film 11 and an overcoat film 18.例文帳に追加

反射層７上に、ゲート絶縁膜１１およびオーバーコート膜１８を介して、画素電極２を形成する。 - 特許庁

An edge key generating circuit 7 generates an edge key signal ek from the super key input signals passing through the A-gate circuits.例文帳に追加

エッジキー発生回路７はＡゲート回路を通過するスーパーキー入力信号からエッジキー信号ekを発生する。 - 特許庁

A rectifier gate unit 18 outputs the electrolytic current to the electrolytic bath 7 on the basis of the computed electrolytic current value.例文帳に追加

整流器ゲートユニット１８は、演算した電解電流値に基づき電解槽へ電解電流を出力する。 - 特許庁

In the body regions 7 exposed from openings 13 of the gate insulation film 9, electrodes 15 for bodies are formed.例文帳に追加

ゲート絶縁膜９の開口１３から露出するボディ領域７には、ボディ用電極１５が形成されている。 - 特許庁

Next, the SiO_2 film 9 and SiN film 10 are formed on the substrate 1, gate electrode 4 and offset spacer 7.例文帳に追加

次に、基板１、ゲート電極４及びオフセットスペーサ７の上に、ＳｉＯ_２膜９，ＳｉＮ膜１０を形成する。 - 特許庁

Forming material is made to fill up into a cavity 10 through a hot-runner nozzle 2 and the gate 7.例文帳に追加

キャビティ１０内には、ホットランナノズル２及びゲート７を経由して成形材料が充填されるようになっている。 - 特許庁

Alternately a part of the gate electrode 7 is made of SiC, and the remaining part thereof is made of PolySi.例文帳に追加

もしくは、ゲート電極７の一部をＳｉＣで構成し、残りの他の部分をＰｏｌｙＳｉで構成する。 - 特許庁

The offset drain region of a power MOSFET, disposed in between a gate electrode 7 and an n^+-type drain region 15 has a dual offset structure; the impurity concentration of an n^--type offset drain region 9 nearest to the gate electrode 7 is relatively low; and the impurity concentration of an n-type offset drain region 13 apart from the gate electrode 7 is relatively high.例文帳に追加

パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ^−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。 - 特許庁

After an ONO film is sandwiched to deposit two polysilicon films, patterning is performed, a memory gate electrode 8 comprising a floating gate electrode 5, an inter-electrode insulation film 6 and a control gate electrode 7 is formed on a tunnel insulation film 4, and a selection gate electrode part 18 is formed sideward thereof.例文帳に追加

ＯＮＯ膜を挟んで２つのポリシリコン膜を堆積した後、パターニングして、トンネル絶縁膜４の上に、フローティングゲート電極５，電極間絶縁膜６及びコントロールゲート電極７からなるメモリゲート電極８を形成するとともに、その側方にセレクトゲート電極部１８を形成する。 - 特許庁

On a high dielectric constant gate insulation film 5, a first gate electrode layer 6 containing a metal having a work function capable of controlling the threshold voltage of a transistor is deposited, and a second gate electrode layer 7, composed of a material being machined easily in the vertical direction by dry etching, is deposited on the first gate electrode layer 6.例文帳に追加

高誘電率ゲート絶縁膜５上に、トランジスタの閾値電圧を制御できる仕事関数を有する、金属を含む第１ゲート電極層６を堆積し、第１ゲート電極層６上にドライエッチングで垂直に加工し易い材料からなる第２ゲート電極層７を堆積する。 - 特許庁

An erasing gate electrode 5 insulated from the control gate electrode 3 by a first protection insulation film 7 and a second gate insulating film 10 and tunnel-coupled to the floating gate electrode 4 through a tunnel insulation film 12 is formed on the element separating insulation film 2.例文帳に追加

素子分離絶縁膜２上には、コントロールゲート電極３とは第１の保護絶縁膜７及び第２のゲート絶縁膜１０によって絶縁され、且つフローティングゲート電極４とはトンネル絶縁膜１２を介してトンネル結合した消去ゲート電極５が形成されている。 - 特許庁

A memory cell is provided with a floating gate electrode 8 formed on a first channel region between first and second diffusion layers through a first gate insulating film 7, and control gate electrodes 2 and 11 formed on the floating gate electrode 8 through a first inter-electrode dielectric 10.例文帳に追加

メモリセルは、第１及び第２拡散層間の第１チャネル領域上に第１ゲート絶縁膜７を介して形成されるフローティングゲート電極８と、フローティングゲート電極８上に第１電極間絶縁膜１０を介して形成されるコントロールゲート電極２，１１とを有する。 - 特許庁

Charges stored in the wiring 11 connected to the input gate 8 is preventing from being discharged only from the input gate 8 by connecting the input gate 8 to the wiring 11 in the uppermost layer among the wirings 9 to 11 in three layers, and the damage of the gate oxide film 7 can be prevented.例文帳に追加

入力ゲート８を３層の配線９〜１１の内の最上層の配線１１と接続することにより、入力ゲート８に接続された配線１１に蓄積された電荷が入力ゲート８のみから放電することを防いでゲート酸化膜７の破損を防止することができる。 - 特許庁

The semiconductor device is provided with a silicon layer, a gate insulation film 7 formed on the silicon layer, a gate electrode including partly crystalized metal nitride silicide layers 8 and 12 formed on the gate insulation film, and source/drain areas 13, 14, 16 and 17 formed on the surface of the silicon layer pinching the gate electrode.例文帳に追加

シリコン層と、シリコン層上に形成されたゲート絶縁膜７と、ゲート絶縁膜上に形成され部分結晶化された窒化金属シリサイド層８、１２を含むゲート電極と、ゲート電極を挟むシリコン層の表面に形成されたソース・ドレイン領域１３、１４、１６、１７と、を備えている。 - 特許庁

Impurity concentration in a region of a surface nearby region in the semiconductor substrate (1) and in which the second insulating film (6) is directly brought into contact with the semiconductor substrate (1) is substantially equal in a gate widthwise direction of the gate electrode (7).例文帳に追加

半導体基板(1)における表面近傍領域であって且つ第２の絶縁膜(6)と半導体基板(1)とが直接接している領域における不純物濃度は、ゲート電極(7)のゲート幅方向において、実質的に同等である。 - 特許庁

Subsequently, a metal film 8 is formed at least on the gate electrode 4 and the diffusion layer 7 at a temperature of 150°C or below and a solid solution layer 9 of a metal and silicon is formed above the gate electrode 4 and the diffusion layer 7.例文帳に追加

その後、少なくともゲート電極４および拡散層７の上に１５０℃以下の温度で金属膜８を成膜し、ゲート電極４および拡散層７の上部に金属とシリコンとの固溶体層９を形成する。 - 特許庁

In a self align contact(SAC) process, the bores of contact holes 12 and 13 are widened by covering the top of a gate electrode 7 with a silicon nitride film 8, and covering the top and flank of the gate electrode 7 with a silicon nitride film 10.例文帳に追加

セルフアライン・コンタクト（ＳＡＣ）プロセスにおいて、ゲート電極７の上部を窒化シリコン膜８で覆い、ゲート電極７の上部および側面を酸化シリコン膜１０で覆うことによってコンタクトホール１２、１３の径を広くする。 - 特許庁

Through these procedures, the film thicknesses of the insulating films 8 and 32 between the channel regions 4 and the control gate electrodes 7 is made smaller than the film thickness of the insulating films 8, 10, 30 between the source drain regions 3 and the control gate electrodes 7.例文帳に追加

これにより、チャネル領域４と制御ゲート電極７との間の絶縁膜８，３２の膜厚が、ソース・ドレイン領域３と制御ゲート電極７との間の絶縁膜８，１０，３０の膜厚よりも小さくなっている。 - 特許庁

After a metal electrode layer 7 is formed to cover them, the metal electrode layer 7 is removed by a focusing ion beam excepting the portions becoming a source electrode 8, a gate electrode 9, and a gate electrode 10.例文帳に追加

そして、これらを覆うように金属電極層７を形成した後、この金属電極層７におけるソース電極８、ドレイン電極９及びゲート電極１０となる部分以外の部分を収束イオンビームにより除去する。 - 特許庁

The semiconductor device is provided with the semiconductor substrate 1, a gate electrode 7 formed on the semiconductor substrate 1, the gate sidewall insulating film 13 formed on the side face of the gate electrode 7, a stress-mitigating means 14 provided between the gate sidewall insulating film 13 and the semiconductor substrate 1 and source/drain regions 4 and 5 formed near the surface of the semiconductor substrate 1, below the gate sidewall insulating film 13.例文帳に追加

半導体基板１と、この半導体基板１上に形成されたゲート電極７と,このゲート電極７の側面に形成されたゲート側壁絶縁膜１３と、このゲート側壁絶縁膜１３と半導体基板１との間に設けられた応力緩和手段１４と、ゲート側壁絶縁膜１３下方の半導体基板１表面付近に形成されたソース・ドレイン領域４，５とを有する半導体装置である。 - 特許庁

The semiconductor device has an MOS gate structure comprising an N^- drift layer 1, a field stop layer 3, a P collector layer 4, a collector electrode 9, a P base layer 2, an N^+ emitter region 8, a gate insulating film 6, and a gate electrode 7, and an emitter electrode 5.例文帳に追加

半導体装置は、Ｎ^-ドリフト層１、フィールドストップ層３、Ｐコレクタ層４、コレクタ電極９、Ｐベース層２、Ｎ^+エミッタ領域８、ゲート絶縁膜６とゲート電極７とからなるＭＯＳゲート構造、エミッタ電極５を備える。 - 特許庁

The field effect transistor is provided with an insulator layer (2), a semiconductor layer (3) formed on the insulator layer (2), a gate electrode (8), and a gate insulating film (7) disposed between the gate electrode (8) and the semiconductor layer (3).例文帳に追加

本発明による電界効果トランジスタは、絶縁体層（２）と、絶縁体層（２）の上に形成された半導体層（３）と、ゲート電極（８）と、ゲート電極（８）と半導体層（３）との間に介設されたゲート絶縁膜（７）とを備えている。 - 特許庁

In this semiconductor device, a trench portion 3 for providing a recessed portion having a continually varying depth in a gate width direction is formed, and a gate electrode 7 is formed within the trench portion 3 and on a top surface thereof via a gate insulating film 6.例文帳に追加

半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ部３が形成されており、ゲート絶縁膜６を介して、トレンチ部３の内部及び上面部にゲート電極７が形成されている。 - 特許庁

A vertical transfer gate G is arranged, by embedding a gate electrode 15 via a gate insulating film 13, in a hole part 3 formed from between the surface photodiode 5 and a floating diffusion 7 to the embedded photo diode 9.例文帳に追加

表面フォトダイオード５とフローティングディフュージョン７との間から埋込フォトダイオード９に達して設けられた孔部３ａに、ゲート絶縁膜１３を介してゲート電極１５を埋め込んでなる縦型の転送ゲートＧが設けられている。 - 特許庁

Thereby current flowing through a top surface of the recessed portion of the gate electrode 7 at high concentration can flow uniformly through the entire trench portion 3, and the effective gate width of the recessed part formed to change the depth in the gate width direction is increased.例文帳に追加

これにより、ゲート電極７の凹部上面に集中して流れていた電流がトレンチ部３の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。 - 特許庁

After a gate electrode 4 is formed of silicon on a silicon substrate 1 through a gate insulating film 3, the silicon substrate 1 is implanted with impurities to form a diffusion layer 7 becoming a source or a drain in regions sandwiching the gate electrode 4.例文帳に追加

シリコン基板１上にゲート絶縁膜３を介してシリコンからなるゲート電極４を形成した後、シリコン基板１に不純物を注入して、ゲート電極４を挟む領域にソースまたはドレインとなる拡散層７を形成する。 - 特許庁

Relating to an n-channel power MOS transistor, silica fine particles 7 of small particle size are embedded in the bottom of trench gate, a gate electrode 8 consisting of N^+ polycrystalline silicon film contacting the silica fine particles is embedded in the upper part of trench gate.例文帳に追加

Ｎｃｈ パワーＭＯＳトランジスタには、小さな粒径を有するシリカ微粒子７がトレンチゲート底部に埋め込まれ、トレンチゲート上部には、シリカ微粒子と接するＮ＋多結晶シリコン膜からなるゲート電極８が埋め込まれている。 - 特許庁

The p-type well layer 4 and the n-type buffer layer 7 have overlapped diffusion regions and the end part of the n-type buffer layer 7 reaches a position under a gate electrode 10.例文帳に追加

ｐ型ウエル層４及びｎ型バッファ層７は互いの拡散領域が重なり、且つｎ型バッファ層７の端部はゲート電極１０の下方の位置に到達する。 - 特許庁

When a game ball enters a gate 15 and winning first ordinary patterns are determinately displayed in a first ordinary patterns 7 segment 7, a first variable winning opening 10 is opened.例文帳に追加

遊技球がゲート１５に進入して第１普通図柄７セグ７に当たりの第１普通図柄が確定表示されると第１可変入賞口１０が開放する。 - 特許庁

Then the sidewall insulating film 7 which does not directly contact the side face of the gate electrode 4 out of the insulating films 6, 7 is selectively removed to form spaces 10.例文帳に追加

次に、複数の側壁絶縁膜６，７のうちゲート電極の側面と直接接していない側壁絶縁膜７を選択的に除去して空間部１０を形成する。 - 特許庁

Tunnel films 7 are arranged on the side walls of the floating gate 6 positioned at the center, and control gates 8 are also arranged.例文帳に追加

そして、浮遊ゲート６を中央としてその側壁にトンネル膜７を配置すると共にコントロールゲート８を配置する。 - 特許庁

Then, a short-circuit switch 8 which constitutes a short circuit, is turned on to short-circuit the gate and source of the semiconductor switch 7.例文帳に追加

その後、短絡回路を構成する短絡スイッチ８がオンして半導体スイッチ７のゲート・ソース間を短絡する。 - 特許庁

An n-type dopant with an LDD-level concentration is added to regions 7 at both the sides of a gate electrode 5 of a (p) well 3.例文帳に追加

ｐウエル３のゲート電極５の両脇の領域７に、ＬＤＤレベルの濃度でｎ型ドーパントを添加する。 - 特許庁

The diode D1 inhibits the flow of a current from the second switching element 7 to the gate of the MOSFET 6.例文帳に追加

第１のダイオードＤ_1 は第２のスイッチング素子７側からＭＯＳＦＥＴ６のゲート側への電流の流れを阻止する。 - 特許庁